[發明專利]用于處理基底的方法在審
| 申請號: | 202010063244.X | 申請日: | 2020-01-20 |
| 公開(公告)號: | CN111508827A | 公開(公告)日: | 2020-08-07 |
| 發明(設計)人: | 久松亨;本田昌伸;木原嘉英 | 申請(專利權)人: | 東京毅力科創株式會社 |
| 主分類號: | H01L21/033 | 分類號: | H01L21/033;H01L21/3065;H01L21/308 |
| 代理公司: | 北京尚誠知識產權代理有限公司 11322 | 代理人: | 龍淳;熊劍 |
| 地址: | 日本*** | 國省代碼: | 暫無信息 |
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| 摘要: | |||
| 搜索關鍵詞: | 用于 處理 基底 方法 | ||
提供了一種用于在等離子體腔中處理基底的方法。該方法包括提供其上形成將被蝕刻的下層和掩模的基底。該方法還包括在掩模上形成保護膜。該方法還包括執行各向異性沉積以在掩模的頂部上選擇性地形成沉積層。
技術領域
此處公開的示例性實施方式涉及一種用于處理基底的方法和裝置。
背景技術
近年來,隨著規模的不斷增加,各種掩模圖案化(patterning)技 術已成為焦點。其中有雙重和四重圖案化。另一方面,極紫外光刻 (EUVL)和圖案化得到了廣泛的研究。當通過EUV光刻實現了用于 一維(1D)布局圖案的致密間距時,在后續的蝕刻工藝中需要高精度 的關鍵尺寸(CD)控制;例如,原子級X-Y CD可控性和局部變化性 (如線條邊緣粗糙度(LER)、線條寬度粗糙度(LWR)和局部關鍵尺 寸均勻性(LCDU))的降低。
例如,已提出用于平滑特征邊緣的方法和裝置(例如見美國專利 申請2018/0190503A1),此特征邊緣使用EUVL圖案化。同時,已提 出在高深寬比(aspect ratio)孔的蝕刻期間降低掩模損失的其他技術(例 如美國專利申請2018/0233357A1)。
發明內容
根據實施方式,用于在等離子體腔中處理基底的方法包括:提供 其上形成將被蝕刻的下層和掩模的基底;在掩模上形成保護膜;以及 執行各向異性沉積以在掩模的頂部選擇性地形成沉積層。
根據實施方式,用于在等離子體腔中處理基底的方法包括:提供 其上形成將被蝕刻的下層和掩模的基底;用等離子體使基底暴露,所 述等離子體產生于以預定比率含有N2、O2、H2和F中的至少之一與 CxHyFz的工藝氣體(process gas)。在CxHyFz中,(i)x是不小于1的 自然數,y是不小于1的自然數,并且z是零或不小于1的自然數,或 者(ii)x是不小于1的自然數,y是零或不小于1的自然數,并且z 是不小于1的自然數。
根據實施方式,用于在等離子體腔中處理基底的方法包括:提供 其上形成將被蝕刻的下層和掩模的基底;使基底暴露于等離子體,所 述等離子體產生于以預定比率含有N2、O2、H2和F中的至少之一與 CxHyFz的工藝氣體;在掩模上形成保護膜;執行各向異性沉積以在掩 模的頂部選擇性地形成沉積層。在CxHyFz中,(i)x是不小于1的自然 數,y是不小于1的自然數,并且z是零或不小于1的自然數,或者(ii) x是不小于1的自然數,y是零或不小于1的自然數,并且z是不小于 1的自然數。
附圖說明
結合附圖進行考慮時,參考下述詳細描述,本申請和其帶來的很 多好處將變得更容易理解,因此可以對本申請和其帶來的很多好處獲 得更全面的評價,其中:
圖1是根據實施方式處理基底的示例性工藝的流程圖;
圖2A至2D是用于說明根據實施方式制造半導體器件的示例性工 藝的示意圖;
圖3示出根據實施方式的各向異性沉積的機制;
圖4是說明根據實施方式的各向異性沉積的圖;
圖5表示根據實施方式的試驗的結果;
圖6示出相對于將被處理的圖案側壁部的氣體的粘附系數和圖案 深寬比之間的關系;
圖7示出圖案底部的離子密度和深寬比之間的關系;
圖8A是用于說明比較例中掩模損失的圖示;
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H01L 半導體器件;其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導體或固體器件或其部件的方法或設備
H01L21-02 .半導體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





