[發明專利]一種基于阻類存儲器的電平觸發D觸發器電路

在審

• 申請號: 202010060037.9
• 申請日: 2020-01-19
• 公開（公告）號: CN111130508A
• 公開（公告）日: 2020-05-08
• 發明（設計）人: 張文海;王子歐
• 申請（專利權）人: 蘇州大學
• 主分類號: H03K3/3562
• 分類號: H03K3/3562;H03K3/01
• 代理公司: 蘇州翔遠專利代理事務所(普通合伙) 32251
• 代理人: 陸金星

本發明公開了一種基于阻類存儲器的電平觸發D觸發器電路，包括一MOSFET管，第一憶阻器、電阻、第一反相器和第二反相器；MOSFET管的源極電性連接輸入信號，MOSFET管的柵極電性連接時鐘脈沖信號，MOSFET管的漏極分別電性連接到第一憶阻器的正極、電阻的一端和第一反相器的輸入端，第一反相器的輸出端電性連接到第二反相器的輸入端，第二反相器的輸出端電性連接輸出信號，第一憶阻器的負極電性連接到用于對其進行輔助置位的與非邏輯電路的輸出端，與非邏輯電路的一個輸入端電性連接輸入信號，與非邏輯電路的另一個輸入端電性連接時鐘脈沖信號，電阻的另一端接地。本發明能夠使得電路的結構更加簡單、精煉，版圖面積具有更大優勢。

技術領域

本發明涉及集成電路存儲器基本電路設計領域，具體涉及一種基于阻類存儲器的電平觸發D觸發器電路。

背景技術

電平觸發D觸發器也叫D型鎖存器，是集成電路中常用的存儲單元。圖1為過去基于憶阻器的電平觸發D觸發器的電路圖，其工作原理為：當時鐘脈沖CP為高電平1時，M1和M2導通，P1截止，其等效電路圖如圖2所示。此時如果輸入信號D為1，則輸出信號Q為1，且由于憶阻器ME兩端被施加了一個置1(憶阻器低阻狀態為“1”)電壓Vset，使得憶阻器處于低阻狀態，阻值為RL；如果輸入信號D為0，則輸出信號Q為0，且由于憶阻器ME兩端被施加了一個置0電壓Vclear，使得憶阻器處于高阻狀態，阻值為RH。當時鐘脈沖CP為0時，M1和M2截止，P1導通，此時其等效電路如圖3所示。時鐘脈沖CP從高電平轉換到低電平的過程中，輸入信號D的最后一個狀態會被記錄在憶阻器ME中，如果最后輸入信號D狀態為1，則憶阻器ME的阻值為RL，輸出信號Q為1(RLRGRH)；如果最后輸入信號D狀態為0，則憶阻器ME的阻值為RH，輸出信號Q為0。

上述電路利用了憶阻器的非揮發特性及憶阻器與CMOS工藝兼容性完成了電平觸發D觸發器的設計，但比較于傳統CMOS工藝的電平觸發D觸發器，其版圖面積優勢不夠明顯。傳統的電平觸發D觸發器最低只需要10個MOSFET，而該電路MOSFET達到9個，盡管憶阻器的版圖面積比MOSFET的面積小很多，但該電路的結構仍然不夠精煉。

發明內容

本發明目的是提供一種基于阻類存儲器的電平觸發D觸發器電路，使得電路的結構更加簡單、精煉，版圖面積具有更大優勢。

本發明的技術方案是：一種基于阻類存儲器的電平觸發D觸發器電路，包括一MOSFET管，第一憶阻器、電阻、第一反相器和第二反相器；

所述MOSFET管的源極電性連接輸入信號，所述MOSFET管的柵極電性連接時鐘脈沖信號，所述MOSFET管的漏極分別電性連接到第一憶阻器的正極、電阻的一端和第一反相器的輸入端，所述第一反相器的輸出端電性連接到第二反相器的輸入端，所述第二反相器的輸出端電性連接輸出信號，所述第一憶阻器的負極電性連接到用于對其進行輔助置位的與非邏輯電路的輸出端，所述與非邏輯電路的一個輸入端電性連接輸入信號，所述與非邏輯電路的另一個輸入端電性連接時鐘脈沖信號，所述電阻的另一端接地。

上述技術方案中，所述MOSFET管選用增強型N溝道MOSFET管。

上述技術方案中，所述與非邏輯電路包括第二憶阻器、第三憶阻器和第三反相器；

所述第二憶阻器的負極電性連接輸入信號或時鐘脈沖信號中的一個，所述第三憶阻器的負極電性連接輸入信號或時鐘脈沖信號中的另一個，所述第二憶阻器、第三憶阻器的正極均電性連接到第三反相器的輸入端，所述第三反相器的輸出端作為與非邏輯電路的輸出端。

上述技術方案中，所述第二憶阻器的負極電性連接輸入信號，所述第三憶阻器的負極電性連接時鐘脈沖信號。

一種基于阻類存儲器的電平觸發D觸發器電路，包括一MOSFET管，第一憶阻器、電阻、第一反相器、第二反相器和第四反相器；