[發明專利]半導體設備在審

申請號：	202010047616.X	申請日：	2020-01-16
公開（公告）號：	CN112466362A	公開（公告）日：	2021-03-09
發明（設計）人：	崔謹鎬;金敬默;金雄來	申請（專利權）人：	愛思開海力士有限公司
主分類號：	G11C11/4076	分類號：	G11C11/4076;G11C11/4093;G11C7/10;G11C7/22
代理公司：	北京弘權知識產權代理事務所(普通合伙) 11363	代理人：	許偉群;郭放
地址：	韓國***	國省代碼：	暫無信息
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摘要：
搜索關鍵詞：	半導體設備
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【說明書】：

半導體設備包括可變延遲電路和地址鎖存電路。可變延遲電路在初始化操作期間將讀取信號延遲一延遲時間以產生鎖存控制信號，并在初始化操作期間接收反饋信號以調整用于將所述讀取信號延遲的所述延遲時間。當將所述鎖存控制信號輸入到地址鎖存電路時，地址鎖存電路檢測傳輸地址的邏輯電平并產生所述反饋信號。

相關申請的交叉引用

本申請要求2019年9月6日提交的申請號為10-2019-0111076的韓國申請的優先權，其公開內容通過引用整體合并于此。

技術領域

本公開的實施例涉及訓練用于鎖存地址的時刻的半導體設備。

背景技術

就半導體設備如動態隨機存取存儲(DRAM)設備而言，需要精確地執行讀取操作和寫入操作。為了精確地執行讀取操作和寫入操作，將具有關于數據儲存位置的信息的地址與用于鎖存該地址的鎖存信號相匹配可能是重要的。

然而，隨著使用先進的制造技術半導體設備變得更加高度集成，集成到半導體設備中的存儲單元的數量不斷增大。在這種情況下，半導體設備的內部電路可以具有各種信號路徑，而當外部環境改變時，由于通過各種信號路徑傳輸的信號之間的失配，半導體設備可能會發生故障。

發明內容

根據一個實施例，一種半導體設備包括可變延遲電路和地址鎖存電路。所述可變延遲電路被配置為在初始化操作期間將讀取信號延遲一延遲時間以產生鎖存控制信號，并且被配置為在所述初始化操作期間接收反饋信號以調整用于將所述讀取信號延遲的所述延遲時間。所述地址鎖存電路被配置為在所述鎖存控制信號被輸入到所述地址鎖存電路時檢測傳輸地址的邏輯電平，并被配置為產生所述反饋信號。

根據另一實施例，一種半導體設備包括訓練控制電路、可變延遲電路和地址鎖存電路。所述訓練控制電路被配置為從第一內部讀取信號和第二內部讀取信號產生讀取信號，并且被配置為在初始化操作期間從所述測試模式信號以及所述第一內部讀取信號和第二內部讀取信號產生傳輸地址。所述可變延遲電路被配置為將所述讀取信號延遲以產生鎖存控制信號，并且被配置為接收反饋信號以調整用于將所述讀取信號延遲的延遲時間。所述地址鎖存電路被配置為在所述鎖存控制信號被輸入到所述地址鎖存電路時，檢測所述傳輸地址的邏輯電平，并被配置為產生所述反饋信號。

附圖說明

圖1是示出根據本公開的實施例的半導體設備的配置的框圖。

圖2是示出包括在圖1的半導體設備中的訓練控制電路的配置的框圖。

圖3是示出包括在圖2的訓練控制電路中的命令解碼器的配置的電路圖。

圖4是示出圖3所示的命令解碼器的操作的表。

圖5示出了包括在圖2的訓練控制電路中的測試讀取信號發生電路的配置。

圖6示出了包括在圖2的訓練控制電路中的控制電路的配置。

圖7示出了包括在圖6的控制電路中的讀取信號發生電路的配置。

圖8示出了包括在圖6的控制電路中的傳輸地址發生電路的配置。

圖9是示出包括在圖1的半導體設備中的可變延遲電路的配置的框圖。

圖10示出了包括在圖9的可變延遲電路中的代碼信號發生電路的配置。

圖11示出了包括在圖9的可變延遲電路中的延遲時間控制電路的配置。