[發明專利]半導體設備

在審

• 申請號: 202010047616.X
• 申請日: 2020-01-16
• 公開（公告）號: CN112466362A
• 公開（公告）日: 2021-03-09
• 發明（設計）人: 崔謹鎬;金敬默;金雄來
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: G11C11/4076
• 分類號: G11C11/4076;G11C11/4093;G11C7/10;G11C7/22
• 代理公司: 北京弘權知識產權代理事務所(普通合伙) 11363
• 代理人: 許偉群;郭放

1.一種半導體設備，包括：

可變延遲電路，其被配置為在初始化操作期間將讀取信號延遲一延遲時間以產生鎖存控制信號，并且被配置為在所述初始化操作期間接收反饋信號以調整用于將所述讀取信號延遲的所述延遲時間；和

地址鎖存電路，其被配置為在所述鎖存控制信號被輸入到所述地址鎖存電路時檢測傳輸地址的邏輯電平，并被配置為產生所述反饋信號。

2.根據權利要求1所述的半導體設備，其中，所述可變延遲電路被配置為在所述初始化操作期間逐漸增大用于將所述讀取信號延遲的所述延遲時間。

3.根據權利要求1所述的半導體設備，其中，當所述鎖存控制信號被輸入到所述地址鎖存電路時，所述反饋信號在所述傳輸地址具有預定邏輯電平時被使能。

4.根據權利要求1所述的半導體設備，其中，所述可變延遲電路包括：

代碼信號發生電路，其被配置為產生第一代碼信號至第四代碼信號，所述第一代碼信號至第四代碼信號通過復位信號被初始化以及通過所述讀取信號和所述反饋信號被順序地使能；和

延遲時間控制電路，其被配置為將所述讀取信號延遲所述延遲時間以產生所述鎖存控制信號，其中，所述延遲時間根據所述第一代碼信號至第四代碼信號而被調整。

5.根據權利要求4所述的半導體設備，其中，所述代碼信號發生電路包括：

傳輸控制信號發生電路，其被配置為在所述反饋信號被禁用時產生傳輸控制信號，所述傳輸控制信號通過所述讀取信號被使能；

傳輸信號發生電路，其被配置為產生第一傳輸信號和第二傳輸信號，所述第一傳輸信號和所述第二傳輸信號通過所述復位信號被初始化，以及所述傳輸信號發生電路被配置為產生根據所述傳輸控制信號順序計數的所述第一傳輸信號和所述第二傳輸信號；和

解碼器，其被配置為將所述第一傳輸信號和第二傳輸信號解碼，以產生被順序使能的所述第一代碼信號至第四代碼信號。

6.根據權利要求4所述的半導體設備，其中，所述延遲時間控制電路包括：

第一延遲電路，其被配置為：根據所述第四代碼信號的邏輯電平，將所述讀取信號延遲以產生第一延遲信號或將所述讀取信號輸出為所述第一延遲信號；

第二延遲電路，其被配置為：根據第三代碼信號的邏輯電平，將所述第一延遲信號延遲以產生第二延遲信號或將所述讀取信號輸出為所述第二延遲信號；

第三延遲電路，其被配置為：根據第二代碼信號的邏輯電平，將所述第二延遲信號延遲以產生第三延遲信號或將所述讀取信號輸出為所述第三延遲信號；和

第四延遲電路，其被配置為：根據所述第一代碼信號的邏輯電平，將所述第三延遲信號延遲以產生所述鎖存控制信號或將所述讀取信號輸出為所述鎖存控制信號。

7.根據權利要求1所述的半導體設備，其中，所述地址鎖存電路包括：

鎖存電路，其被配置為當所述鎖存控制信號被輸入到所述鎖存電路時，通過鎖存所述傳輸地址來產生鎖存地址，并被配置為產生鎖存延遲信號，所述鎖存延遲信號通過測試模式信號被禁用并通過所述鎖存控制信號被使能；

比較電路，其被配置為：將所述鎖存地址與所述鎖存延遲信號進行比較以產生比較信號；

輸出控制信號發生電路，其被配置為在所述測試模式信號被使能時產生輸出控制信號，所述輸出控制信號通過所述鎖存控制信號被使能；和

反饋信號發生電路，其被配置為：同步于所述輸出控制信號而將所述比較信號輸出為所述反饋信號。

8.一種半導體設備，包括：

訓練控制電路，其被配置為從第一內部讀取信號和第二內部讀取信號來產生讀取信號，并被配置為在初始化操作期間從測試模式信號以及所述第一內部讀取信號和第二內部讀取信號來產生傳輸地址；

可變延遲電路，其被配置為將所述讀取信號延遲以產生鎖存控制信號，并被配置為接收反饋信號以調整用于將所述讀取信號延遲的延遲時間；和

地址鎖存電路，其被配置為當所述鎖存控制信號被輸入到所述地址鎖存電路時檢測所述傳輸地址的邏輯電平，并被配置為產生所述反饋信號。