[發明專利]半導體器件的制造方法

有效

• 申請號: 202010042939.X
• 申請日: 2020-01-15
• 公開（公告）號: CN112786437B
• 公開（公告）日: 2022-12-02
• 發明（設計）人: 許民
• 申請（專利權）人: 夏泰鑫半導體（青島）有限公司
• 主分類號: H01L21/033
• 分類號: H01L21/033;H01L21/8242
• 代理公司: 深圳市賽恩倍吉知識產權代理有限公司 44334
• 代理人: 彭輝劍;龔慧惠

一種半導體器件的制造方法，包括：形成掩模疊層、中間層、第一緩沖層、多個第一線性偽特征及其上的第一襯層；去除第一襯層的橫向部分來形成多對第一線性圖案；在第一線性圖案之間填充旋涂硬掩模層，并沉積第二緩沖層；形成多個第二線性偽特征及其上的第二襯層；去除第二襯層的橫向部分來形成多對第二線性圖案；通過所述第一、二線性圖案，來同時蝕刻所述第二線性偽特征、所述第二緩沖層、所述旋涂硬掩模層、和所述第一緩沖層，以部分地暴露所述中間層；和蝕刻所述中間層的暴露部分，以在掩模疊層上形成網格型圖案。

技術領域

本公開涉及一種用于制造半導體器件的方法，更具體地說，是利用雙重圖案化技術的方法。

背景技術

現代集成電路(IC)設計為包含數百萬個具有高器件密度的組件，例如晶體管，電容器，電阻器。可以通過執行某些圖案化技術來實現對更高水平集成度的需求。舉例來說，雙重圖案化技術可以應用于諸如動態隨機存取存儲器(DRAM)之類的存儲設備中的線特征，間隔物特征，接觸特征和/或凹陷特征的形成。

發明內容

根據一實施例，本公開的一個方面提供了一種半導體器件的制造方法，該方法包括：在基板的器件層上形成掩模疊層(mask stack)；在掩模疊層上形成中間層；在中間層上形成第一緩沖層；在第一緩沖層上形成多個第一線性偽特征，所述多個第一線性偽特征彼此并排并沿第一方向延伸；形成第一襯層，所述第一襯層保形地襯在所述多個第一線性偽特征之上和之間，且襯在所述第一緩沖層之上；通過執行各向異性蝕刻操作來形成多對第一線性圖案，所述各向異性蝕刻操作去除所述第一襯層的在所述第一線性偽特征上和之間的橫向部分，每對所述第一線性圖案分別覆蓋所述多個第一線性偽特征的兩個側壁；去除第一線性偽特征；依序在所述第一線性圖案之間填充旋涂硬掩模層(spin on hard masklayer)，并在所述旋涂硬掩模層上沉積第二緩沖層；在第二緩沖層上形成多個第二線性偽特征，所述第二線性偽特征彼此并排且沿著第二方向延伸，所述第二方向投影地與所述第一方向截交；形成第二襯層，所述第二襯層保形地襯在所述第二線性偽特征之上和之間，且襯在所述第二緩沖層之上；通過執行各向異性蝕刻操作來形成多對第二線性圖案，所述各向異性蝕刻操作去除所述第二襯層的橫向部分，每對所述第二線性圖案分別覆蓋所述多個第二線性偽特征的兩個側壁；進行中間層開口工藝，所述中間層開口工藝通過所述第一線性圖案和所述第二線性圖案，來同時蝕刻所述第二線性偽特征、所述第二緩沖層、所述旋涂硬掩模層、和所述第一緩沖層，以部分地暴露所述中間層；和蝕刻所述中間層的暴露部分，以在所述掩模疊層上形成網格型圖案。

根據一實施例，本公開的一個方面提供了一種方法，該方法包括：在器件層上形成掩模疊層(mask stack)；在掩模疊層上形成中間層；在中間層上形成第一緩沖層；形成多個第一線性偽特征，所述多個第一線性偽特征彼此并排并沿第一方向延伸；形成第一氧化層，所述第一氧化層保形地襯在所述多個第一線性偽特征之上和之間；通過執行各向異性蝕刻操作來形成多對第一氧化物線性圖案，所述各向異性蝕刻操作去除所述第一氧化層的橫向部分，每對所述第一氧化物線性圖案分別覆蓋所述多個第一線性偽特征的兩個側壁；依序在所述第一氧化物線性圖案之間填充旋涂硬掩模層(spin on hard mask layer)，并在所述旋涂硬掩模層上沉積第二緩沖層；在第二緩沖層上形成多個第二線性偽特征，所述第二線性偽特征彼此并排且沿著第二方向延伸，所述第二方向投影地與所述第一方向截交；形成第二氧化層，所述第二氧化層保形地襯在所述第二線性偽特征之上和之間，且襯在所述第二緩沖層之上；通過執行各向異性蝕刻操作來形成多對第二氧化物線性圖案，所述各向異性蝕刻操作去除所述第二氧化層的橫向部分，每對所述第二氧化物線性圖案分別覆蓋所述多個第二線性偽特征的兩個側壁；進行中間層開口工藝，所述中間層開口工藝通過包含所述第一氧化物線性圖案和所述第二氧化物線性圖案的氧化物網格圖案，來同時蝕刻所述第二線性偽特征、所述第二緩沖層、所述旋涂硬掩模層、和所述第一緩沖層，以部分地暴露所述中間層；和蝕刻所述中間層的暴露部分，以在所述掩模疊層上形成網格型圖案。