[發明專利]電阻式存儲器結構及其制作方法

有效

• 申請號: 202010035925.5
• 申請日: 2020-01-14
• 公開（公告）號: CN113192929B
• 公開（公告）日: 2023-07-25
• 發明（設計）人: 王溫壬;鄭鈞鴻;王泉富
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L23/538
• 分類號: H01L23/538;H10B63/00;H10N70/00;H01L21/768
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種電阻式存儲器結構及其制作方法，其中該電阻式存儲器結構包含一基底，基底分為一存儲器區和一邏輯元件區，一金屬插塞位于存儲器區內，一電阻式存儲器設置于金屬插塞上并且接觸金屬插塞，其中電阻式存儲器包含一上電極、一可變電阻層和一下電極，可變電阻層位于上電極和下電極之間，可變電阻層具有一第一下表面，下電極具有一第一上表面，第一下表面和第一上表面的形狀和面積相同并且第一下表面僅部分重疊且接觸第一上表面。

技術領域

本發明涉及一種電阻式存儲器結構及其制作方法，特別是涉及一種上電極僅覆蓋部分下電極的電阻式存儲器及其制作方法。

背景技術

電阻式存儲器(Resistive?Random?Access?Memory,RRAM))是一種非揮發性存儲器的類型，提供下列優點：小的存儲單元尺寸、超高速操作、低功率操作、高耐久性以及CMOS相容性。

電阻式存儲器是主要的操作原理是利用金屬氧化物的阻值會隨著所加外加偏壓而改變進而產生不同的阻值來存儲數據，而如何辨別內部存儲的值，則由內部的阻值高低來做分別。

然而傳統上在制作電阻式存儲器時，會影響到邏輯元件區內金屬內連線的高度以及金屬介電層的厚度，造成邏輯元件區內金屬內連線的電容值和阻值和原始設計的不同。

發明內容

有鑒于此，本發明提供一種電阻式存儲器的制作方法，在制作電阻式存儲器的同時，不會影響到邏輯元件區內金屬內連線的原始設計的高度。

根據本發明的一優選實施例，一種電阻式存儲器結構包含一基底，基底分為一存儲器區和一邏輯元件區，一金屬插塞位于存儲器區內，一電阻式存儲器設置于金屬插塞上并且接觸金屬插塞，其中電阻式存儲器包含一上電極、一可變電阻層和一下電極，可變電阻層位于上電極和下電極之間，可變電阻層具有一第一下表面，下電極具有一第一上表面，第一下表面和第一上表面的形狀和面積相同并且第一下表面僅部分重疊且接觸第一上表面。

根據本發明的另一優選實施例，一種電阻式存儲器結構的制作方法，包含提供一金屬介電層在一基底上，然后形成一金屬插塞穿透金屬介電層，接著形成一介電層覆蓋金屬介電層，之后形成一開口在介電層中并由開口曝露出金屬插塞，再形成一下電極覆蓋介電層并填滿開口，然后進行一平坦化制作工藝，移除在開口之外的下電極，在平坦化制作工藝之后，形成一可變電阻層覆蓋下電極，最后形成一上電極覆蓋可變電阻層，其中可變電阻層具有一下表面，下電極具有一上表面，下表面和上表面的形狀和面積相同并且下表面僅部分重疊且接觸上表面。

為讓本發明的上述目的、特征及優點能更明顯易懂，下文特舉優選實施方式，并配合所附的附圖，作詳細說明如下。然而如下的優選實施方式與附圖僅供參考與說明用，并非用來對本發明加以限制者。

附圖說明

圖1為本發明的一優選實施例所繪示的一種電阻式存儲器結構的示意圖；

圖2為圖1中的電阻式存儲器的分解圖；

圖3為圖1中下電極和可變電阻層的上視圖；

圖4至圖10為本發明的一優選實施例所繪示的電阻式存儲器結構的制作方法的示意圖。

主要元件符號說明

10???????基底?????????????12??????晶體管

14???????柵極結構?????????16??????漏極

18???????源極?????????????20??????晶體管

22???????柵極結構?????????24??????源極/漏極摻雜區

26???????漏極插塞?????????28??????源極插塞