[發明專利]三維存儲器及其形成方法

在審

• 申請號: 202010031318.1
• 申請日: 2020-01-13
• 公開（公告）號: CN111211126A
• 公開（公告）日: 2020-05-29
• 發明（設計）人: 楊芳
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L27/11529;H01L27/11556;H01L27/11573;H01L27/11582
• 代理公司: 上海盈盛知識產權代理事務所(普通合伙) 31294
• 代理人: 董琳;陳麗麗

本發明涉及半導體制造技術領域，尤其涉及一種三維存儲器及其形成方法。所述三維存儲器包括：依次層疊的第一存儲器件、第一外圍電路器件和第二存儲器件；所述第一存儲器件、第二存儲器件均與所述第一外圍電路器件電連接。本發明一方面，提供了更大的存儲空間和存儲密度，并改善了三維存儲器的結構穩定性；另一方面，有助于降低單個存儲器件中臺階區域的高度，從而增強了三維存儲器的結構穩定性。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種三維存儲器及其形成方法。

背景技術

隨著技術的發展，半導體工業不斷尋求新的方式生產，以使得存儲器裝置中的每一存儲器裸片具有更多數目的存儲器單元。在非易失性存儲器中，例如NAND存儲器，增加存儲器密度的一種方式是通過使用垂直存儲器陣列，即3D NAND(三維NAND)存儲器；隨著集成度的越來越高，3D NAND存儲器已經從32層發展到64層，甚至更高的層數。

隨著三維存儲器堆疊層數的不斷增加，在三維存儲器的工藝生產、存儲性能和穩定性等方面都面臨著越來越巨大的挑戰。

因此，如何提高三維存儲器的存儲密度，改善三維存儲器的結構穩定性，是目前亟待解決的技術問題。

發明內容

本發明提供一種三維存儲器及其形成方法，用于解決現有技術中三維存儲器的存儲密度較低的問題，以提供更大的存儲空間，改善三維存儲器的結構穩定性。

為了解決上述問題，本發明提供了一種三維存儲器，包括：

依次層疊的第一存儲器件、第一外圍電路器件和第二存儲器件；

所述第一存儲器件、第二存儲器件均與所述第一外圍電路器件電連接。

可選的，所述第一存儲器件包括沿所述第一存儲器件指向所述第一外圍電路器件的方向依次堆疊的多個第一柵層，所述第二存儲器件包括沿所述第二存儲器件指向所述第一外圍電路器件的方向依次堆疊的多個第二柵層；所述三維存儲器還包括：

與多個所述第一柵層對應的多個第一插塞，每一所述第一插塞的一端電連接一所述第一柵層、另一端電連接所述第一外圍電路器件；

與多個所述第二柵層對應的多個第二插塞，每一所述第二插塞的一端電連接一所述第二柵層、另一端電連接所述第一外圍電路器件。

可選的，所述第一存儲器件包括第一核心區域和第一臺階區域，所述第二存儲器件包括第二核心區域和第二臺階區域；

每一所述第一插塞與位于所述第一臺階區域的一所述第一柵層電連接；

每一所述第二插塞與位于所述第二臺階區域的一所述第二柵層電連接。

可選的，所述第一外圍電路器件包括：

多個第一導電塞，所述第一導電塞位于所述第一外圍電路器件朝向所述第一存儲器件的表面，所述第一導電塞用于與所述第一插塞電連接；

多個第二導電塞，所述第二導電塞位于所述第一外圍電路器件朝向所述第二存儲器件的表面，所述第二導電塞用于與所述第二插塞電連接。

可選的，還包括：

第一柱塞，一端電連接所述第一核心區域、另一端電連接所述第一外圍電路器件；

第二柱塞，一端電連接所述第二核心區域、另一端電連接所述第一外圍電路器件。

可選的，所述第一臺階區域位于所述第一核心區域的外圍，所述第二臺階區域位于所述第二核心區域的外圍；或者，

所述第一核心區域位于所述第一臺階區域的外圍，所述第二核心區域位于所述第二臺階區域的外圍。

可選的，還包括：