[發明專利]存儲器系統及控制半導體存儲裝置的方法

在審

• 申請號: 202010027014.8
• 申請日: 2016-03-09
• 公開（公告）號: CN111243639A
• 公開（公告）日: 2020-06-05
• 發明（設計）人: 白川政信;安福健太;山家陽
• 申請（專利權）人: 東芝存儲器株式會社
• 主分類號: G11C11/56
• 分類號: G11C11/56;G11C16/04;G11C16/08;G11C16/10;G11C16/34
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 張世俊

本發明的實施方式提供一種能夠提升動作可靠性的存儲器系統和控制半導體存儲裝置的方法。一實施方式的存儲器系統包括控制器、及半導體存儲裝置。在第1寫入動作(PPP mode的選擇ZN0)中，對第1列群ZN0寫入數據。在第2寫入動作(PPP mode的選擇ZN3)中，對第2列群ZN3寫入數據。半導體存儲裝置對于寫入動作中的動作設定值，在第1寫入動作(選擇ZN0時)中使用第1設定值，在第2寫入動作(選擇ZN3時)中使用與所述第1設定值不同的第2設定值。

分案申請的相關信息

本案是分案申請。該分案的母案是申請日為2016年3月9日、申請號為201610133653.6、發明名稱為“存儲器系統”的發明專利申請案。

相關申請案

本申請案享受以日本專利申請2015-179942號(申請日：2015年9月11日)為基礎申請案的優先權。本申請案通過參照該基礎申請案而包含基礎申請案的全部內容。

技術領域

本發明的實施方式涉及一種存儲器系統。

背景技術

已知有存儲單元呈三維排列的NAND(Not AND，與非)型閃速存儲器。

發明內容

本發明的實施方式提供一種能夠提升動作可靠性的存儲器系統。

本實施方式的存儲器系統包括：半導體存儲裝置，包含與行及列建立了關聯的多個存儲單元；以及控制器，對于半導體存儲裝置，以第1寫入動作及第2寫入動作中的任一寫入動作寫入數據。在第1寫入動作中，對于任一行地址，將數據寫入到與第1列群對應的存儲單元中，且將與第2列群對應的存儲單元設為寫入禁止，該第1列群包含地址連續的第1列及第2列且為所有列的一部分，該第2列群包含地址連續的第3列及第4列且與第1列群為不同列群。在第2寫入動作中，將數據寫入到與第2列群對應的存儲單元中，且將與第1列群對應的存儲單元設為寫入禁止。半導體存儲裝置對于寫入動作中的字線的動作設定值，在第1寫入動作中使用第1設定值，在第2寫入動作中使用與第1設定值不同的第2設定值。

附圖說明

圖1是第1實施方式的存儲器系統的框圖。

圖2是第1實施方式的半導體存儲裝置所具備的區塊的電路圖。

圖3是第1實施方式的半導體存儲裝置所具備的區塊的剖視圖。

圖4是第1實施方式的半導體存儲裝置中的頁面的概念圖。

圖5是第1實施方式的半導體存儲裝置所具備的條件表格的概念圖。

圖6是表示第1實施方式的控制器的動作的流程圖。

圖7是表示第1實施方式的存儲器系統的指令順序的時序圖。

圖8是表示第1實施方式的存儲器系統的指令順序的時序圖。

圖9是表示第1實施方式的存儲器系統的指令順序的時序圖。

圖10是表示第1實施方式的半導體存儲裝置的動作的流程圖。

圖11是第1實施方式的半導體存儲裝置所執行的預驗證的概念圖。

圖12是表示第1實施方式的半導體存儲裝置的寫入動作時的各種信號的電壓變化的時序圖。

圖13是表示第1實施方式的半導體存儲裝置的寫入動作時的各種信號的電壓變化的時序圖。

圖14是第1實施方式的半導體存儲裝置的示意圖。

圖15是第1實施方式的半導體存儲裝置的示意圖。