[發明專利]存儲器裝置及其操作方法

在審

• 申請號: 202010022523.1
• 申請日: 2020-01-09
• 公開（公告）號: CN113110878A
• 公開（公告）日: 2021-07-13
• 發明（設計）人: 余永暉;王志偉
• 申請（專利權）人: 瑞昱半導體股份有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38;G06F12/0862
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 梁小龍

一種存儲器裝置及其操作方法，包含：第一及第二存儲器及存取電路。處理電路的參照地址交錯對應于第一及第二存儲器的實際地址。存取電路配置以：自處理電路接收對應于參照讀取地址的讀取指令，以轉換參照讀取地址為第一及第二存儲器的實際讀取地址；同時依照實際讀取地址及下一實際讀取地址自第一及第二存儲器的第一者讀取第一組讀取數據以及第二者預先讀取第二組讀取數據；響應第一組讀取數據至處理電路；以及在由處理電路接收對應于下一參照讀取地址的下一讀取指令且下一參照讀取地址對應于下一實際讀取地址時，響應第二組讀取數據至處理電路。

技術領域

本發明是有關于一種存儲器技術，且特別是有關于一種存儲器裝置及其操作方法。

背景技術

存儲器在進行存取操作時，往往需要多個頻率周期進行。處理器為了降低等待的時間并維持更高的運作頻率，通常會加入高速緩存彌補速度差異。然而，這樣的方式卻會大幅增加處理器的面積與成本。

另一個彌補的方式，是加大存儲器的帶寬，一次讀取多個字組的數據。然而，當讀取的指令遇到地址的分支時，如果并未對齊所讀取的多個字組，則目標地址的讀取時間以及下一個連續指令的獲取都需要額外的周期，降低處理器存取的效能。并且，在寫入上，往往需要增加額外的寫入緩存器將多個字組合并以一次寫入，而提高硬件的成本。

因此，如何設計一個新的存儲器裝置及其操作方法，以解決上述的缺失，乃為此一業界亟待解決的問題。

發明內容

發明內容旨在提供本公開內容的簡化摘要，以使閱讀者對本公開內容具備基本的理解。此發明內容并非本公開內容的完整概述，且其用意并非在指出本發明實施例的重要/關鍵組件或界定本發明的范圍。

本發明內容的一目的是在提供一種存儲器裝置及其操作方法，由此以改善先前技術的問題。

為達上述目的，本發明內容的一技術方案是關于一種存儲器裝置，包含：第一存儲器、第二存儲器以及存取電路。處理電路的多個參照地址交錯對應于第一存儲器以及第二存儲器的多個實際地址。存取電路配置以：自處理電路接收對應于參照讀取地址的讀取指令，以轉換參照讀取地址為第一存儲器以及第二存儲器的實際讀取地址；同時依照實際讀取地址以及下一實際讀取地址自第一存儲器以及第二存儲器的第一者讀取第一組讀取數據以及第二者預先讀取第二組讀取數據；響應第一組讀取數據至處理電路；以及在由處理電路接收對應于下一參照讀取地址的下一讀取指令且下一參照讀取地址對應于下一實際讀取地址時，響應第二組讀取數據至處理電路。

本發明內容的另一技術方案是關于一種存儲器裝置操作方法，包含：使存取電路自處理電路接收對應于參照讀取地址的讀取指令，以轉換參照讀取地址為第一存儲器以及第二存儲器的實際讀取地址，其中處理電路的多個參照地址交錯對應于第一存儲器以及第二存儲器的多個實際地址；使存取電路同時依照實際讀取地址以及下一實際讀取地址，自第一存儲器以及第二存儲器的第一者讀取第一組讀取數據以及第二者預先讀取第二組讀取數據；使存取電路響應第一組讀取數據至處理電路；以及使存取電路在由處理電路接收對應于下一參照讀取地址的下一讀取指令且下一參照讀取地址對應于下一實際讀取地址時，響應第二組讀取數據至處理電路。

本發明的存儲器裝置及其操作方法通過兩個存儲器的設置，以平行讀取以及指令預先讀取的方式消除多周期存取造成的讀取延遲。并且，兩個存儲器交錯而可分別控制的地址配置，使得分支指令不受到地址位對齊的限制，減少分支指令造成的暫停周期。

附圖說明

為讓本發明的上述和其他目的、特征、優點與實施例能更明顯易懂，所附附圖的說明如下：

圖1為本發明一實施例中，一種計算機系統的方塊圖；

圖2為本發明一實施例中，處理電路的參照地址與第一存儲器以及第二存儲器的實際地址的部分對照表；

圖3為本發明一實施例中，存儲器裝置在進行讀取操作的時序圖；