[發明專利]半導體封裝件

在審

• 申請號: 202010013403.5
• 申請日: 2020-01-07
• 公開（公告）號: CN112018102A
• 公開（公告）日: 2020-12-01
• 發明（設計）人: 李相吉;金昭映;安秀雄
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L25/18
• 分類號: H01L25/18;H01L25/065
• 代理公司: 北京銘碩知識產權代理有限公司 11286
• 代理人: 尹淑梅;陳亞男

1.一種半導體封裝件，所述半導體封裝件包括：

邏輯裸片，設置在中間基底上；以及

存儲器堆疊結構，與所述邏輯裸片相鄰設置，

其中，所述存儲器堆疊結構包括：緩沖裸片，設置在所述中間基底上；以及多個存儲器裸片，堆疊在所述緩沖裸片上，

其中，所述緩沖裸片具有面對所述中間基底的第一表面和面對所述多個存儲器裸片的第二表面，并且

其中，所述第二表面上的數據端子的數量大于所述第一表面上的連接端子的數量。

2.根據權利要求1所述的半導體封裝件，其中，所述存儲器堆疊結構還包括：

多條第一數據線，設置在所述緩沖裸片與所述多個存儲器裸片之間；以及

多條第二數據線，設置在所述緩沖裸片與所述中間基底之間，

其中，所述多條第一數據線的數量大于所述多條第二數據線的數量。

3.根據權利要求2所述的半導體封裝件，其中，所述緩沖裸片包括活性層，所述活性層被構造為使所述多條第二數據線具有比所述多條第一數據線的第二數據速率大的第一數據速率。

4.根據權利要求3所述的半導體封裝件，其中，所述緩沖裸片的所述活性層包括具有三維結構型溝道的三維晶體管。

5.根據權利要求1所述的半導體封裝件，其中，所述存儲器堆疊結構還包括數據輸入/輸出路徑，所述數據輸入/輸出路徑使所述緩沖裸片豎直地連接到所述多個存儲器裸片中的第一存儲器裸片，

其中，所述數據輸入/輸出路徑包括多個通孔。

6.根據權利要求1所述的半導體封裝件，其中，

所述邏輯裸片包括第一物理層接口區域，

所述緩沖裸片包括第二物理層接口區域，

所述第一物理層接口區域和所述第二物理層接口區域通過數據線彼此連接，并且

所述第一物理層接口區域的晶體管具有與所述第二物理層接口區域的晶體管的結構基本相同的結構。

7.根據權利要求1所述的半導體封裝件，其中，所述多個存儲器裸片包括設置在所述緩沖裸片上的第一存儲器裸片和設置在所述第一存儲器裸片上的第二存儲器裸片，

其中，所述第一存儲器裸片的平面面積大于所述第二存儲器裸片的平面面積。

8.根據權利要求1所述的半導體封裝件，其中，所述第二表面上的數據端子的數量是所述第一表面上的連接端子的數量的2至4倍。

9.一種半導體封裝件，所述半導體封裝件包括：

邏輯裸片，設置在中間基底上；以及

存儲器堆疊結構，與所述邏輯裸片相鄰設置，

其中，所述存儲器堆疊結構包括：緩沖裸片，設置在所述中間基底上；以及多個存儲器裸片，堆疊在所述緩沖裸片上，

其中，所述緩沖裸片包括活性層，所述活性層包括：第一活性圖案，設置在第一基底上；第一器件隔離層，設置在所述第一基底上并被構造為限定所述第一活性圖案；以及第一柵電極，設置在所述第一活性圖案的溝道上，

其中，所述第一活性圖案的所述溝道位于比所述第一器件隔離層的上表面高的位置。

10.根據權利要求9所述的半導體封裝件，其中，所述邏輯裸片包括活性層，所述邏輯裸片的所述活性層包括：

第二活性圖案，設置在第二基底上；

第二器件隔離層，設置在所述第二基底上并被構造為限定所述第二活性圖案；以及

第二柵電極，設置在所述第二活性圖案的溝道上，

其中，所述第二活性圖案的所述溝道位于比所述第二器件隔離層的上表面高的位置。

11.根據權利要求10所述的半導體封裝件，其中，

所述第一活性圖案包括以第一節距布置的多個第一活性圖案，

所述第二活性圖案包括以第二節距布置的多個第二活性圖案，并且

所述第一節距和所述第二節距基本相同。