[發明專利]電子器件

在審

• 申請號: 202010011840.3
• 申請日: 2020-01-07
• 公開（公告）號: CN111415986A
• 公開（公告）日: 2020-07-14
• 發明（設計）人: P·莫恩斯;A·巴納爾吉;P·范米爾貝克;F·J·G·德克勒克;A·斯托克曼
• 申請（專利權）人: 半導體元件工業有限責任公司
• 主分類號: H01L29/778
• 分類號: H01L29/778;H01L29/06
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 張小穩

本發明公開了一種電子器件。所述電子器件可包括高電子遷移率晶體管，所述高電子遷移率晶體管包括掩埋區，覆蓋在所述掩埋區上面的溝道層，柵極電極，以及覆蓋在所述掩埋區上面的漏極電極。所述掩埋區可朝向所述柵極電極延伸并且不在所述柵極電極下面。在特定方面，所述電子器件還可包括覆蓋在所述溝道層上面的p型半導體構件。所述柵極電極可覆蓋在所述溝道層上面，并且p型半導體構件覆蓋在所述溝道層上面。所述漏極電極可覆蓋在所述掩埋區和所述p型半導體構件上面并與其接觸。所述p型半導體構件可被設置在所述柵極電極和所述漏極電極之間。在另一個實施方案中，除了或代替耦接到所述漏極電極的所述掩埋區，可以使用源極側掩埋區。

技術領域

本公開涉及電子器件，并且更具體地講，涉及包括具有掩埋區的高電子遷移率晶體管的電子器件。

背景技術

高電子遷移率晶體管可以是增強型晶體管。一種類型的這種晶體管可包括p型GaN柵極結構。在一種配置中，阻擋層被蝕刻，并且在開口內形成p型GaN。由于訪問區域中的pGaN蝕刻引起的等離子體誘發的損壞，具有p型GaN柵極結構的晶體管通常具有較高的動態導通狀態電阻。與耗盡型高電子遷移率晶體管相比，晶體管還可能具有相對高的導通狀態柵極泄漏。當p型GaN包含Mg時，一些Mg可能擴散到GaN溝道層中并增加導通狀態電阻。或者，增強型晶體管可以形成有電介質層作為柵極結構的一部分。

阻擋層可以被蝕刻并導致等離子體損壞，等離子體損壞在蝕刻的(等離子體損壞的)半導體表面和隨后沉積的柵極電介質之間產生界面狀態或陷阱。與耗盡型高電子遷移率晶體管相比，這可能導致高滯后、閾值電壓不穩定、相對較高的柵極泄漏、以及相對較低的柵極電壓過載。期望進一步改進增強型高電子遷移率晶體管，而沒有前面提到的不利復雜情況。

發明內容

本發明要解決的問題是減少俘獲電子的數量并減小或消除動態導通狀態電阻。

根據本發明的一方面，提供了電子器件。電子器件可包括高電子遷移率晶體管，該高電子遷移率晶體管包括第一掩埋區，覆蓋在第一掩埋區上面的溝道層，柵極電極，以及覆蓋在第一掩埋區上面的漏極電極。第一掩埋區可朝向柵極電極延伸并且不在柵極電極下面。

在一個實施方案中，第一掩埋區包括p型半導體材料。

在另一個實施方案中，高電子遷移率晶體管還包括源極電極以及在源極電極下面的第二掩埋區。

在再一個實施方案中，高電子遷移率晶體管是雙向晶體管，漏極電極是用于雙向晶體管的漏極/源極電極，并且源極電極是用于雙向晶體管的源極/漏極電極。

在又一個實施方案中，第二掩埋區包括第一部分和第二部分，其中第一部分在柵極電極下面并且比第二部分更厚，并且(1)源極電極比起第一部分更靠近第二部分，或者(2)漏極電極比起第一部分更靠近第二部分。

在另外的實施方案中，溝道層的一部分覆蓋在第二掩埋區的第一部分上面，并且溝道層的該部分的厚度在20nm至95nm的范圍內。

在另一個實施方案中，第一掩埋區和柵極電極之間的橫向間距為：，

y≥7.5(x)+0.3

其中，

y是第一掩埋區和柵極電極之間的橫向間距，以微米為單位，并且

x是高電子遷移率晶體管的，其中額定電壓以kV為單位。額定電壓