[發明專利]半導體存儲裝置

在審

• 申請號: 202010010242.4
• 申請日: 2020-01-06
• 公開（公告）號: CN112510050A
• 公開（公告）日: 2021-03-16
• 發明（設計）人: 原島弘光;亀田靖
• 申請（專利權）人: 鎧俠股份有限公司
• 主分類號: H01L27/11519
• 分類號: H01L27/11519;H01L27/11524;H01L27/11529;H01L27/11556;H01L27/11565;H01L27/1157;H01L27/11573;H01L27/11582
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 楊林勳

實施方式提供一種能夠提高動作的可靠性的半導體存儲裝置。實施方式的半導體存儲裝置具備存儲器陣列芯片(300)及周邊電路芯片(200)，該存儲器陣列芯片(300)包含：多個存儲單元，設置在第1襯底；多個第1焊墊，設置在第1襯底上，且以包圍多個存儲單元的方式配置；及第1導電層，設置在第1襯底上，且電連接于第1焊墊；該周邊電路芯片(200)包含：周邊電路，設置在第2襯底；多個第2焊墊，設置在第2襯底上，且以包圍周邊電路的方式配置；及第2導電層，設置在第2襯底上，且電連接于第2焊墊。存儲器陣列芯片(300)的第1焊墊與周邊電路芯片的第2焊墊以對向的方式貼合。

[相關申請]

本申請享有以日本專利申請2019-166972號(申請日：2019年9月13日)為基礎申請的優先權。本申請通過參照該基礎申請而包含基礎申請的全部內容。

技術領域

實施方式涉及一種半導體存儲裝置。

背景技術

已知有三維地排列著存儲單元的半導體存儲裝置。

發明內容

實施方式提供一種能夠提高動作的可靠性的半導體存儲裝置。

實施方式的半導體存儲裝置具備第1芯片及第2芯片，該第1芯片包含：多個存儲單元，設置在第1襯底；多個第1焊墊，設置在所述第1襯底上，且以包圍所述多個存儲單元的方式配置；及第1導電層，設置在所述第1襯底上，且電連接于所述第1焊墊；該第2芯片包含：第1電路，設置在第2襯底；多個第2焊墊，設置在所述第2襯底上，且以包圍所述第1電路的方式配置；及第2導電層，設置在所述第2襯底上，且電連接于所述第2焊墊。所述第1芯片的所述第1焊墊與所述第2芯片的所述第2焊墊以對向的方式貼合。

附圖說明

圖1A是第1實施方式的包含存儲器陣列芯片的晶圓上相當于1個掩模的區域的俯視圖。

圖1B是第1實施方式的包含周邊電路芯片的晶圓上相當于1個掩模的區域的俯視圖。

圖2是表示設置在所述半導體存儲裝置中的端部區域及切割線的圖案的俯視圖。

圖3是表示所述半導體存儲裝置中的存儲單元區域及周邊電路區域的電路構成的框圖。

圖4是所述半導體存儲裝置中的存儲單元陣列內的區塊的電路圖。

圖5是所述半導體存儲裝置中的區塊內的NAND串的剖視圖。

圖6是沿著圖2中的A1-A1線的剖視圖。

圖7是沿著圖2中的A2-A2線的剖視圖。

圖8是沿著圖2中的A3-A3線的剖視圖。

圖9是沿著圖2中的A4-A4線的剖視圖。

圖10是所述半導體存儲裝置中的另一例的存儲單元區域及端部區域的剖視圖。

圖11是所述半導體存儲裝置中的存儲單元區域與周邊電路區域的邊界的剖視圖。

圖12是表示設置在所述半導體存儲裝置中的端部區域的鏈配線及鄰接配線的俯視圖。

圖13是沿著圖12中的B1-B1線的剖視圖。

圖14是沿著圖12中的B2-B2線的剖視圖。

圖15是沿著圖12中的B3-B3線的剖視圖。

圖16是沿著圖12中的B4-B4線的剖視圖。

圖17是表示設置在第2實施方式中的端部區域的鏈配線及鄰接配線的俯視圖。

圖18是沿著圖17中的C1-C1線的剖視圖。

圖19是沿著圖17中的C2-C2線的剖視圖。