[發明專利]一種應用于SOI工藝集成電路芯片的靜電保護裝置

在審

• 申請號: 202010008161.0
• 申請日: 2020-01-06
• 公開（公告）號: CN111192870A
• 公開（公告）日: 2020-05-22
• 發明（設計）人: 姜一波;畢卉;李大錦;施程
• 申請（專利權）人: 常州工學院
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 常州佰業騰飛專利代理事務所(普通合伙) 32231
• 代理人: 楊靜文

本發明提供了一種應用于SOI工藝集成電路芯片的靜電保護裝置，包括半導體襯底、埋氧層、P型阱區、P型體接觸區、N型阱區、N型接觸區和P型接觸區，P型阱區、P型體接觸區、N型阱區、N型接觸區和P型接觸區均位于所述埋氧層之上的硅膜區內，P型體接觸區的一部分伸入所述N型阱區，P型體接觸區伸入所述N型阱區部分與N型阱區和P型接觸區構成側邊觸發BJT，P型阱區、N型阱區、P型接觸區和N型接觸區構成的PNPN結構構成可控硅，側邊觸發BJT作為可控硅的觸發機構，解決了SOI工藝中利用可控硅或者類可控硅作為靜電保護裝置時開啟電壓不可控且電壓過大的問題，達到調制SOI工藝中可控硅或者類可控硅開啟電壓的目的，大幅度降低SOI工藝中可控硅或類可控硅的開啟電壓。

技術領域

本發明涉及一種半導體集成電路，尤其涉及一種應用于SOI工藝集成電路芯片的靜電保護裝置。

背景技術

靜電是一種客觀的自然現象，接觸、摩擦或者電器間感應都會產生靜電，靜電具有可長時間積聚、電壓高、電流小和作用時間短等特點。靜電常常造成電子電器產品運行不穩定，對電子電器產品造成損壞。

SOI(Silicon-On-Insulator，絕緣襯底上的硅)是在頂層硅和背襯底之間引入了一層埋氧化層，從而在絕緣體上形成半導體薄膜。SOI材料具有體硅所無法比擬的優點，可以實現集成電路中元器件的介質隔離；徹底消除體硅CMOS電路的寄生閂鎖效應；采用這種材料制成的集成電路還有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應小及特別適用于低壓低功耗電路等優勢。

SOI工藝中可以利用可控硅或者類可控硅的單元結構作為靜電保護裝置，可控硅或者類可控硅具有良好的泄放電流能力，但是其開啟電壓不可控且電壓非常大，往往超過了被保護單元的損傷電壓，給被保護單元造成不可逆的損傷。

發明內容

本發明為解決SOI工藝中可控硅或者類可控硅作為靜電保護裝置時開啟電壓不可控且電壓過大的問題，提出了一種應用于SOI工藝集成電路芯片的靜電保護裝置，達到調制SOI工藝中可控硅或者類可控硅開啟電壓的目的，大幅度降低SOI工藝中可控硅或類可控硅的開啟電壓。

為達到上述目的，本發明的技術方案具體是這樣實現的：

一種應用于SOI工藝集成電路芯片的靜電保護裝置，包括半導體襯底、埋氧層、P型阱區、P型體接觸區、N型阱區、N型接觸區和P型接觸區，所述P型阱區、P型體接觸區、N型阱區、N型接觸區和P型接觸區均位于所述埋氧層之上的硅膜區內，，所述P型體接觸區的一部分伸入所述N型阱區，所述P型體接觸區伸入所述N型阱區部分與所述N型阱區和所述P型接觸區構成側邊觸發BJT，所述側邊觸發BJT作為可控硅的觸發機構。

進一步地，所述P型阱區、N型阱區、P型接觸區和N型接觸區構成的PNPN結構構成可控硅，用以泄放電荷，所述側邊觸發BJT作為所述可控硅的觸發機構。

進一步地，所述P型體接觸區伸入所述N型阱區部分與所述P型接觸區之間的距離與所述側邊觸發BJT基區中的載流子的擴散距離在同一數量級。

進一步地，所述P型體接觸區伸入所述N型阱區部分與所述P型接觸區之間的距離等于所述P型體接觸區伸入所述N型阱區部分與所述N型接觸區之間的距離。

有益技術效果：