[發(fā)明專利]均值池化累加電路、裝置以及方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202010006439.0
• 申請(qǐng)日: 2020-01-03
• 公開(kāi)（公告）號(hào): CN111191780A
• 公開(kāi)（公告）日: 2020-05-22
• 發(fā)明（設(shè)計(jì)）人: 鄭旭標(biāo)
• 申請(qǐng)（專利權(quán)）人: 珠海億智電子科技有限公司
• 主分類號(hào): G06N3/063
• 分類號(hào): G06N3/063
• 代理公司: 廣州科粵專利商標(biāo)代理有限公司 44001
• 代理人: 鄧潮彬;黃培智

本發(fā)明公開(kāi)一種均值池化累加電路、裝置以及方法，均值池化累加電路包括雙端口緩存、寫控制電路、讀控制電路、MUX、加法電路、減法電路、輸出控制電路以及累加緩存器，該均值池化累加電路用于均值池化裝置當(dāng)中；一種均值池化方法包括以下步驟：將輸入特征數(shù)據(jù)進(jìn)行BLK分塊；內(nèi)部緩存中定義兩個(gè)緩存陣列，按照乒乓操作的存儲(chǔ)策略將第一維度輸出累加結(jié)果存儲(chǔ)于其中一個(gè)緩存陣列中；讀取所述緩存陣列中第一維度的累加結(jié)果，進(jìn)行第二維度的累加操作；第二維度累加結(jié)果輸出到均值除法電路，按SRAM查表的方式進(jìn)行除法運(yùn)算。本發(fā)明的有益效果是：二維方向的累加能夠按照同樣的一維的累加電路進(jìn)行第二個(gè)維度的運(yùn)算，使得累加電路具備通用性。

技術(shù)領(lǐng)域

本發(fā)明涉及計(jì)算機(jī)視覺(jué)和人工智能技術(shù)領(lǐng)域，尤其涉及一種均值池化累加電路、裝置以及方法。

背景技術(shù)

卷積神經(jīng)網(wǎng)絡(luò)(convolutional neural networks，CNN)被更多的應(yīng)用于圖像分類和圖像識(shí)別等領(lǐng)域。卷積神經(jīng)網(wǎng)絡(luò)通常包含多組的卷積層、池化層(pooling layer)等神經(jīng)網(wǎng)絡(luò)層。卷積層能夠提取數(shù)據(jù)的局部特征，而池化層用于減少參數(shù)量以及神經(jīng)網(wǎng)絡(luò)的運(yùn)算。池化層通常包含兩種運(yùn)算：最大值池化和平均值池化運(yùn)算。

平均值池化運(yùn)算(又稱均值池化運(yùn)算)一般采用AI芯片進(jìn)行運(yùn)算，以提高其運(yùn)算速度，不同廠商推出的AI芯片軟硬件架構(gòu)也是多種多樣，但這些架構(gòu)的均值池化功能通用性不強(qiáng)，不能適應(yīng)越來(lái)越復(fù)雜的人工智能算法。

發(fā)明內(nèi)容

針對(duì)上述問(wèn)題，本發(fā)明提出一種均值池化累加電路、裝置以及方法，主要解決AI芯片均值池化功能通用性不強(qiáng)的問(wèn)題。

為解決上述技術(shù)問(wèn)題，本發(fā)明的技術(shù)方案如下：

一種均值池化累加電路，包括雙端口緩存、寫控制電路、讀控制電路、MUX、加法電路、減法電路、輸出控制電路以及累加緩存器；

雙端口緩存，用于緩存當(dāng)前周期的輸入特征數(shù)據(jù)；

寫控制電路，用于控制寫入特征數(shù)據(jù)到雙端口緩存；

讀控制電路，用于控制讀取雙端口緩存中已存儲(chǔ)的特征數(shù)據(jù)，以及控制MUX電路；

MUX，用于選擇雙端口緩存輸出的特征數(shù)據(jù)和填充數(shù)據(jù)；

加法電路，用于接收輸入控制單元每個(gè)時(shí)鐘周期輸入特征數(shù)據(jù)、減法電路的臨時(shí)結(jié)果以及將當(dāng)前的特征數(shù)據(jù)輸入累加緩存器；

減法電路，用于實(shí)現(xiàn)MUX輸出的特征數(shù)據(jù)和累加緩存器之間的減法功能；

輸出控制單元，用于控制累加緩存器的有效輸出；

累加緩存器，用于緩存和輸出累加后的特征數(shù)據(jù)。

提出一種均值池化裝置，包括頂層控制電路、輸入控制電路、輸出控制電路、上述的均值池化累加電路、BLK單元控制電路以及均值除法電路，

頂層控制電路，用于與系統(tǒng)進(jìn)行控制交互和均值池化內(nèi)部電路的控制；

輸入控制電路，用于接收頂層控制的輸入特征數(shù)據(jù)尺寸和輸入數(shù)據(jù)地址，以及控制輸入外部存儲(chǔ)和在線模塊的特征數(shù)據(jù)等信息；

輸出控制電路，用于接收頂層控制的輸出特征數(shù)據(jù)尺寸和輸入數(shù)據(jù)地址，以及控制輸出外部存儲(chǔ)和在線模塊的特征數(shù)據(jù)等信息；

均值池化累加電路，用于獲取累加后的特征數(shù)據(jù)；

BLK單元控制電路，用于均值池化BLK分塊控制；

均值除法電路，配置精度范圍的查表程序，按照查表程序進(jìn)行除法運(yùn)算。

在一些實(shí)施方式中，所述均值池化累加電路存在兩個(gè)，其中一個(gè)進(jìn)行第一維度累加，另一個(gè)進(jìn)行第二維度累加。