[發明專利]均值池化累加電路、裝置以及方法

在審

• 申請號: 202010006439.0
• 申請日: 2020-01-03
• 公開（公告）號: CN111191780A
• 公開（公告）日: 2020-05-22
• 發明（設計）人: 鄭旭標
• 申請（專利權）人: 珠海億智電子科技有限公司
• 主分類號: G06N3/063
• 分類號: G06N3/063
• 代理公司: 廣州科粵專利商標代理有限公司 44001
• 代理人: 鄧潮彬;黃培智

1.一種均值池化累加電路，其特征在于，包括雙端口緩存、寫控制電路、讀控制電路、MUX、加法電路、減法電路、輸出控制電路以及累加緩存器；

雙端口緩存，用于緩存當前周期的輸入特征數據；

寫控制電路，用于控制寫入特征數據到所述雙端口緩存；

讀控制電路，用于控制讀取所述雙端口緩存中已存儲的特征數據，以及控制MUX電路；

MUX，用于選擇所述雙端口緩存輸出的特征數據和填充數據；

加法電路，用于接收輸入控制單元每個時鐘周期輸入特征數據、減法電路的臨時結果以及將當前的特征數據輸入累加緩存器；

減法電路，用于實現所述MUX輸出的特征數據和累加緩存器之間的減法功能；

輸出控制單元，用于控制累加緩存器的有效輸出；

累加緩存器，用于緩存和輸出累加后的特征數據。

2.一種均值池化裝置，其特征在于，包括頂層控制電路、輸入控制電路、輸出控制電路、如權利要求1所述的均值池化累加電路、BLK單元控制電路以及均值除法電路，

頂層控制電路，用于與系統進行控制交互和均值池化內部電路的控制；

輸入控制電路，用于接收頂層控制的輸入特征數據尺寸和輸入數據地址，以及控制輸入外部存儲和在線模塊的特征數據；

輸出控制電路，用于接收頂層控制的輸出特征數據尺寸和輸入數據地址，以及控制輸出外部存儲和在線模塊的特征數據；

均值池化累加電路，用于獲取累加后的特征數據；

BLK單元控制電路，用于均值池化BLK分塊控制；

均值除法電路，配置精度范圍的查表程序，按照查表程序進行除法運算。

3.如權利要求2所述的均值池化裝置，其特征在于，所述均值池化累加電路存在兩個，其中一個進行第一維度累加，另一個進行第二維度累加。

4.一種均值池化方法，其特征在于，用于權利要求2或3所述的均值池化裝置，包括以下步驟：

步驟一，將輸入特征數據進行BLK分塊；

步驟二，內部緩存中定義兩個緩存陣列，按照乒乓操作的存儲策略將當前BLK分塊第一維度輸出累加結果存儲于其中一個緩存陣列中；

步驟三，讀取所述緩存陣列中第一維度的累加結果，進行第二維度的累加操作；

步驟四，所述第二維度累加結果輸出到均值除法電路，按SRAM查表的方式進行除法運算。

5.如權利要求4所述的均值池化方法，其特征在于，所述步驟一具體為：channel維度按照預設的cblk_size進行分塊，根據內部緩存尺寸，確定當前輸出BLK的尺寸為blk_wout*blk_hout*cblk_size，所述第一維度和第二維度按照blk_wout*blk_hout進行輸出分塊。

6.如權利要求4所述的均值池化方法，其特征在于，所述步驟二具體為：所述緩存陣列采用單端口SRAM，定義第一維度kh或kw個特征數據累加的數據位寬為d_size，每片SRAM的深度為blk_wout，同一個Wout中存儲連續的Hout累加數據個數定義為h_div，單片的SRAM的尺寸定義為：cblk_size*h_div*d_size*blk_wout。

7.如權利要求4所述的均值池化方法，其特征在于，所述步驟三具體為：按照所述第一維度存儲在所述緩存陣列累加數據的映射格式，每個時鐘周期t0～tn讀取cblk_size*h_div個特征數據進行所述第二維度均值累加運算，得到每個kw*kh的累加結果。

8.如權利要求4所述的均值池化方法，其特征在于，所述步驟四具體為：根據當前kernel(kw*kh)進行查表，查表范圍與當前池化裝置支持最大的kernel尺寸關聯。