[發明專利]一種導電滑環在線并行測試系統及測試方法

有效

• 申請號: 202010004378.4
• 申請日: 2020-01-03
• 公開（公告）號: CN110967591B
• 公開（公告）日: 2021-12-31
• 發明（設計）人: 邰洋;趙政;張新遠;劉嘉倬;王磊
• 申請（專利權）人: 中國船舶重工集團公司第七0七研究所
• 主分類號: G01R31/00
• 分類號: G01R31/00
• 代理公司: 天津盛理知識產權代理有限公司 12209
• 代理人: 劉玲

1.一種導電滑環在線并行測試系統，其特征在于：包括工作切換模塊、高速時鐘倍頻模塊、測試信號產生模塊、測試信號反饋模塊、測試信號診斷模塊及測試信號通信模塊；

工作切換模塊使用FPGA內部邏輯單元實現；在DSP判斷系統是否為冷啟動狀態時，DSP和FPGA之間通過EMIF總線進行通信，完成系統健康管理工作流程與正常工作流程的切換；當系統完成冷啟動，DSP引導系統進入健康管理工作流程，工作切換模塊接收DSP命令完成參數裝訂，并通過FPGA產生復位信號和使能信號完成高速時鐘倍頻模塊的初始化；

高速時鐘倍頻模塊使用FPGA內嵌的數字時鐘管理器實現；FPGA內嵌的數字時鐘管理器將低抖動有源石英晶體振蕩器輸入的25MHz時鐘頻率信號倍頻到100MHz，并將100MHz作為時鐘信號輸出至測試信號產生模塊和測試信號診斷模塊，作為測試信號產生模塊和測試信號診斷的時鐘基準；

測試信號產生模塊使用FPGA內部邏輯單元實現；以高速時鐘倍頻模塊產生的100MHz為時鐘產生不少于32路的測試信號；產生的測試信號通過連接器與導電滑環的輸入端連接；

測試信號反饋模塊使用FPGA內部邏輯單元實現；接收導電滑環輸出端的測試信號，并使用FPGA內部邏輯單元實現測試信號的低延時采集；

測試信號診斷模塊使用FPGA內部邏輯單元實現；使用高速時鐘倍頻模塊產生的100MHz作為主時鐘信號，將原測試信號和回傳信號進行緩沖后進行比較，對每一路滑環瞬斷導致的串行通信測試故障的信息進行記錄；

測試信號通信模塊，數字邏輯部分由FPGA內部實現，并由通信接口芯片完成接口電平轉換，在測試完成后由DSP查詢FPGA內存儲的故障信息，并通過通信接口向系統健康管理單元提交測試診斷信息。

2.根據權利要求1所述一種導電滑環在線并行測試系統，其特征在于：所述連接器采用66芯J30J矩形電連接器。

3.根據權利要求1所述一種導電滑環在線并行測試系統，其特征在于：測試信號通信模塊的DSP和FPGA之間通過EMIF總線進行通信，總線通信讀寫邏輯由FPGA內部實現。

4.一種導電滑環在線并行測試方法，其特征在于：所述測試方法的步驟為：

1）生成測試信號：系統上電開機完成初始化，進入系統健康管理工作流程，由DSP按工作流程將工作模式切換到導電滑環測試模式，由FPGA內嵌的數字時鐘管理器將低抖動有源石英晶體振蕩器輸入的25MHz時鐘頻率信號倍頻到100MHz，測試信號產生模塊使用倍頻生成的100MHz作為測試主時鐘，產生1MHz方波測試信號和波特率為921600bps的串行通信測試信號；

2）反饋測試信號：步驟1）產生的1MHz方波測試信號和串行通信測試信號按DSP裝訂的測試時間通過導電滑環后由測試信號反饋模塊將收到的方波激勵測試信號低延時緩沖后回傳至測試信號診斷模塊，測試信號診斷模塊將原測試信號和回傳信號進行緩沖后進行異或比較，得到比較信號，導電滑環瞬斷會導致比較信號跳變為高電平，使用100MHz測試主時鐘對每一路滑環測試通路的比較信號進行采樣，以10ns的采樣最小時間對每一路滑環瞬斷導致的高電平比較信號的出現次數進行采樣計為F1、F2、F3…同時采樣高電平持續時間計為T1、T2、T3…；

3）信號診斷測試：串行通信測試信號結合已有的通信接口硬件資源，兼容RS422、RS485、RS232或TTL通信協議，通過導電滑環由測試信號反饋模塊將收到的測試信號低延時緩沖后回傳至測試信號診斷模塊，測試信號診斷模塊將原測試信號和回傳信號進行緩沖后進行比較，每一路滑環瞬斷導致的串行通信測試故障的出現次數計為U1、U2、U3…；

4）完成測試：在測試完成后由測試診斷信息通信模塊將結果由DSP回傳給系統健康管理單元，完成導電滑環測試流程。