[發明專利]一種SOC中模塊接口時序的優化方法

有效

• 申請號: 202010002949.0
• 申請日: 2020-01-02
• 公開（公告）號: CN111221752B
• 公開（公告）日: 2021-07-23
• 發明（設計）人: 王飛;丁軍鋒;張少華;馬卓;田金峰;張明;郭御風
• 申請（專利權）人: 飛騰信息技術有限公司
• 主分類號: G06F13/12
• 分類號: G06F13/12;G06F13/20;G06F15/78
• 代理公司: 長沙軒榮專利代理有限公司 43235
• 代理人: 李喆

本發明公開了一種SOC中模塊接口時序的優化方法，本發明采用綜合考慮接口寄存器前后兩級邏輯單元權重的方法來處理接口時序的問題。接口時序處理困難主要是由于接口外面時序的未知，以及接口寄存器內部邏輯的限制，因此本發明通過以數學權重的方式來統籌兼顧接口寄存器內部邏輯單元和接口寄存器外部邏輯單元，從而決定接口寄存器的大致放置位置。本發明充分考慮接口自己所有的時序要求以及接口內部寄存器的所有時序要求，以權重值的形式體現，這樣能更準確的描述接口對時序所要求的緊急程度；同時只提供大概的范圍限制，不限定具體的位置，只給EDA工具優化時序的方向。

技術領域

本發明涉及IC設計技術領域，具體來說，涉及一種SOC中模塊接口時序的優化方法。

背景技術

隨著半導體制造技術的飛速發展，半導體芯片為了達到更快的運算速度、更大的存儲量以及實現更多的功能，半導體芯片向更高集成度方向發展。半導體芯片的集成度越高，其制造的過程也變得越發復雜，目前先進的集成電路制造工藝一般都包含幾百個工藝步驟。半導體芯片設計分為前端和后端設計，而在當前的集成電路后端設計中，模塊接口時序的收斂向來是最難解決的，一般都是以芯片的模塊內部時序收斂為先，最后再處理模塊接口的時序。由于模塊內部時序的優先，會導致很多標準單元都已經放在距離接口比較遠的區域來滿足內部時序的收斂，這些標準單元很難再移動，從而導致接口時序很難收斂。并且處理接口時序都是純粹采用設置輸入接口延時和輸出接口延時來讓EDA工具處理接口時序單元的放置，但是由于模塊接口外部時序的未知性，導致輸入接口延時和輸出接口延時的虛擬性，從而很難準確的滿足接口時序路徑的準確要求。

針對相關技術中的問題，目前尚未提出有效的解決方案。

發明內容

針對現有的處理接口時序方法的不足，本發明采用綜合考慮接口寄存器前后兩級邏輯單元權重的方法來處理接口時序的問題。接口時序處理困難主要是由于接口外面時序的未知，以及接口寄存器內部邏輯的限制，因此本發明通過以數學權重的方式來統籌兼顧接口寄存器內部邏輯單元和接口寄存器外部邏輯單元，從而決定接口寄存器的大致放置位置。

針對相關技術中的上述技術問題，本發明提出一種SOC中模塊接口時序的優化方法，能夠充分考慮接口自己所有的時序要求以及接口內部寄存器的所有時序要求，以權重值的形式體現，這樣能更準確的描述接口對時序所要求的緊急程度。

為實現上述技術目的，本發明的技術方案是這樣實現的：

一種SOC中模塊接口時序的優化方法，對于所述SOC中任意模塊，獲取其內寄存器的其他寄存器來的輸入邏輯和到一外寄存器的輸出邏輯，及所述內寄存器通過某一接口連接的外寄存器的外邏輯，所述優化方法包括以下步驟：

步驟1，設置所有邏輯單元的權重為此邏輯單元的輸入端個數，計算所述內寄存器中其他寄存器來的輸入邏輯的權重，內寄存器到所述模塊內有多條路徑，獲取所述輸入邏輯的內的所有的時序路徑中最大的總權重，設置為b_max；

步驟2，計算內寄存器到一外寄存器的輸出邏輯的權重，獲得內寄存器到某一特定端口最大的總權重，設置為a_max；

步驟3，再計算內寄存器通過某一接口連接的外寄存器的外邏輯的權重，獲得C區的外寄存器1到某一特定端口的所有路徑上的最大總體權重，設置為c_max；

步驟4，對b_max、a_max及c_max進行比較，計算得到內寄存器相對于接口的一個預估距離；

步驟5，通過在EDA工具中通過加region的形式將所述內寄存器限制在距離對應接口為所述預估距離的范圍內。