[發明專利]興趣點周圍的半導體布局環境

在審

• 申請號: 201980101909.7
• 申請日: 2019-08-30
• 公開（公告）號: CN114616571A
• 公開（公告）日: 2022-06-10
• 發明（設計）人: D·A·阿伯克龍比;M·A·M·塞利姆;M·巴納;H·赫加齊;A·H·F·哈米德
• 申請（專利權）人: 西門子工業軟件有限公司
• 主分類號: G06F30/39
• 分類號: G06F30/39
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 景懷宇

公開了用于分析感興趣點(POI)周圍的半導體布局設計的系統和方法。半導體布局設計是基于構成集成電路的部件的平面幾何形狀的集成電路的表示，并且用于制造集成電路。可以使用一個或多個基于POI的方法來分析布局設計以確定是否修改布局設計。在一種基于POI的方法中，針對下游應用定制的內核集合，與POI周圍或圍繞POI的布局設計的表示進行卷積，以生成與POI相關聯的特征碼。進而，可以基于下游應用來分析特征碼。另一種基于POI的方法包括分析與POI相關聯的幾何參數，其可以在設計階段期間用于識別和修改布局設計中的問題區域。

技術領域

本公開涉及半導體布局分析領域，具體地，涉及確定興趣點周圍的半導體布局環境。

背景技術

電子電路(例如集成微電路等)用于從汽車到微波爐到個人計算機的各種產品中。設計和制作集成電路器件通常涉及許多步驟，有時稱為“設計流程”。設計流程的特定步驟通常取決于集成電路的類型、其復雜性、設計團隊以及將制造微電路的集成電路制造商或代工廠。通常，軟件“工具”和硬件“工具”通過運行軟件模擬器和/或硬件模擬器來驗證設計流程的各種階段的設計。這些步驟有助于發現設計中的錯誤，并允許設計者和工程師糾正或以其他方式改進設計。

例如，布局設計(可互換地稱為布局)可以從電子電路設計導出。布局設計可以包括集成電路(Integrated Circuit，IC)布局、IC掩模布局或掩模設計。特別地，布局設計可以是集成電路的在與構成集成電路的部件的金屬層、氧化物層或半導體層的圖形(pattern)相對應的平面幾何形狀方面的表示。布局設計可以是針對整個芯片的布局設計或是針對全芯片布局設計的一部分的布局設計。

通常，建模和仿真應用分析興趣點(Point Of Interest，POI)周圍的布局設計，興趣點周圍的布局設計的制造行為以及關于相關聯層的過程物理的第一原理信息正被建模或仿真。作為一個示例，POI可以包括布局設計中具有坐標(x，y)的點。

傳統上，布局設計的環境被捕獲作為某種形式的圖像或圖形，其中建模和仿真應用集中于圖像或圖形，作為必要分析的一部分。此外，過程物理學被捕獲作為工程數據和公式條目。然而，由于布局設計可能非常復雜，每個布局設計的布局圖案圖形可能以數十億計，因此這種分析對于計算時間和內存需求來說都是一個挑戰。

發明內容

在一個實施例中，公開了一種用于分析針對下游應用的半導體布局設計中的多個興趣點(POI)的計算機實施的方法。所述方法包括：基于所述下游應用獲取一個或多個內核，當所述一個或多個內核與所述半導體布局設計的表示進行卷積時，所述一個或多個內核提取與所述多個POI相關聯的至少一個特征，所提取的所述至少一個特征供所述下游應用使用；對于所述多個POI中的相應POI，將所述一個或多個內核與所述半導體布局設計的所述表示進行卷積以生成針對所述相應POI的特征碼，所述特征碼包括指示所提取的與所述相應POI相關聯的所述至少一個特征的數字表示；以及基于所述下游應用分析用于所提取的與所述相應POI相關聯的所述至少一個特征的所述特征碼。

在另一實施例中，公開了一種用于分析針對下游應用的半導體布局設計中的多個POI的系統。所述系統包括一個或多個處理器，所述一個或多個處理器被編程為執行以下方法：基于所述下游應用獲取一個或多個內核，當所述一個或多個內核與所述半導體布局設計的表示進行卷積時，所述一個或多個內核提取與所述多個POI相關聯的至少一個特征，所提取的所述至少一個特征供所述下游應用使用；對于所述多個POI中的相應POI，將所述一個或多個內核與所述半導體布局設計的所述表示進行卷積以生成針對所述相應POI的特征碼，所述特征碼包括指示所提取的與所述相應POI相關聯的所述至少一個特征的數字表示；以及基于所述下游應用分析用于所提取的與所述相應POI相關聯的所述至少一個特征的所述特征碼。