[發(fā)明專利]計算機(jī)處理器中的數(shù)據(jù)保護(hù)

在審

• 申請?zhí)枺?/td>: 201980051069.8
• 申請日: 2019-07-24
• 公開（公告）號: CN112543923A
• 公開（公告）日: 2021-03-23
• 發(fā)明（設(shè)計）人: S·J·沃勒克
• 申請（專利權(quán)）人: 美光科技公司
• 主分類號: G06F12/14
• 分類號: G06F12/14;G06F21/60
• 代理公司: 北京律盟知識產(chǎn)權(quán)代理有限責(zé)任公司 11287
• 代理人: 王龍

1.一種計算機(jī)系統(tǒng)，其包括：

存儲器，其經(jīng)配置以存儲經(jīng)加擾數(shù)據(jù)；

處理器，其與所述存儲器耦合，所述處理器具有：

高速緩沖存儲器；

寄存器；

執(zhí)行單元；及

解擾器，其中所述處理器經(jīng)配置以將所述經(jīng)加擾數(shù)據(jù)加載到所述高速緩沖存儲器中；且

其中所述解擾器經(jīng)配置以將所述高速緩沖存儲器中的所述經(jīng)加擾數(shù)據(jù)轉(zhuǎn)換成用于所述寄存器或所述執(zhí)行單元的經(jīng)解擾數(shù)據(jù)。

2.根據(jù)權(quán)利要求1所述的計算機(jī)系統(tǒng)，其中所述處理器進(jìn)一步包括：

加擾器，其中所述加擾器經(jīng)配置以將所述執(zhí)行單元的結(jié)果轉(zhuǎn)換成經(jīng)加擾從以用于存儲在所述高速緩沖存儲器、所述存儲器或存儲裝置中。

3.根據(jù)權(quán)利要求2所述的計算機(jī)系統(tǒng)，其中所述處理器經(jīng)封裝在集成電路芯片中；且

所述存儲器與所述集成電路芯片分離，其中所述計算機(jī)系統(tǒng)進(jìn)一步包括：

外部高速緩沖存儲器，其經(jīng)耦合在所述存儲器與所述處理器之間以針對所述處理器高速緩沖存儲所述經(jīng)加擾數(shù)據(jù)；及

第二處理器，其可存取所述存儲器或所述高速緩沖存儲器，其中防止所述第二處理器存取由所述解擾器用于將所述經(jīng)加擾數(shù)據(jù)轉(zhuǎn)換成所述經(jīng)解擾數(shù)據(jù)的密鑰。

4.根據(jù)權(quán)利要求1所述的計算機(jī)系統(tǒng)，其中所述經(jīng)加擾數(shù)據(jù)及所述經(jīng)解擾數(shù)據(jù)具有相同數(shù)目個位；且所述寄存器具有等于所述位數(shù)目的寬度。

5.根據(jù)權(quán)利要求4所述的計算機(jī)系統(tǒng)，其中所述經(jīng)解擾數(shù)據(jù)是指令、地址或指令的操作數(shù)。

6.根據(jù)權(quán)利要求5所述的計算機(jī)系統(tǒng)，其中所述解擾器經(jīng)配置以響應(yīng)于使用所述寄存器的內(nèi)容的指令執(zhí)行而將所述寄存器中的所述經(jīng)加擾數(shù)據(jù)轉(zhuǎn)換成所述經(jīng)解擾數(shù)據(jù)作為所述執(zhí)行單元的輸入。

7.根據(jù)權(quán)利要求5所述的計算機(jī)系統(tǒng)，其中所述解擾器經(jīng)配置以響應(yīng)于將內(nèi)容加載到所述寄存器中的請求而將所述經(jīng)加擾數(shù)據(jù)轉(zhuǎn)換成所述經(jīng)解擾數(shù)據(jù)作為所述寄存器的輸入。

8.根據(jù)權(quán)利要求4所述的計算機(jī)系統(tǒng)，其中所述解擾器包含多個多路復(fù)用器；所述復(fù)用器中的每一者經(jīng)配置以根據(jù)密鑰從所述經(jīng)加擾數(shù)據(jù)選擇一個位作為所述經(jīng)解擾數(shù)據(jù)的對應(yīng)位。

9.根據(jù)權(quán)利要求1所述的計算機(jī)系統(tǒng)，其中所述經(jīng)加擾數(shù)據(jù)及所述經(jīng)解擾數(shù)據(jù)具有彼此具有不同順序的同一組位。

10.根據(jù)權(quán)利要求1所述的計算機(jī)系統(tǒng)，其中所述處理器經(jīng)配置以在將由所述執(zhí)行單元生成的結(jié)果存儲在所述處理器的寄存器或所述高速緩沖存儲器中之前對所述結(jié)果進(jìn)行加擾。

11.一種方法，其包括：

從與處理器耦合的存儲器提取經(jīng)加擾數(shù)據(jù)項，所述經(jīng)加擾數(shù)據(jù)項的位根據(jù)加擾密鑰來重新排序；

將待從所述經(jīng)加擾數(shù)據(jù)項恢復(fù)的經(jīng)解擾數(shù)據(jù)項的每一相應(yīng)位的解擾密鑰加載在所述處理器的解擾器中；

由所述解擾器響應(yīng)于所述處理器中的指令執(zhí)行涉及所述經(jīng)解擾數(shù)據(jù)項而根據(jù)所述密鑰從所述經(jīng)加擾數(shù)據(jù)項選擇所述相應(yīng)位；及

使用所述經(jīng)解擾數(shù)據(jù)項執(zhí)行所述指令執(zhí)行。

12.根據(jù)權(quán)利要求11所述的方法，其中所述經(jīng)解擾數(shù)據(jù)項至少包括指令、地址或指令的操作數(shù)，或其任意組合。

13.根據(jù)權(quán)利要求12所述的方法，其中在從所述處理器的高速緩沖存儲器加載所述經(jīng)解擾數(shù)據(jù)項與將所述經(jīng)解擾數(shù)據(jù)項存儲到所述處理器的寄存器中之間的路徑上生成所述經(jīng)解擾數(shù)據(jù)項。

14.根據(jù)權(quán)利要求12所述的方法，其中在從所述處理器的寄存器檢索所述經(jīng)解擾數(shù)據(jù)項與將所述經(jīng)解擾數(shù)據(jù)項輸入到所述處理器的執(zhí)行單元中之間的路徑上生成所述經(jīng)解擾數(shù)據(jù)項。