[發明專利]高速低電力電平移位時鐘緩沖器

在審

• 申請號: 201980048310.1
• 申請日: 2019-07-19
• 公開（公告）號: CN112438021A
• 公開（公告）日: 2021-03-02
• 發明（設計）人: 宋同裕
• 申請（專利權）人: 高通股份有限公司
• 主分類號: H03K19/0185
• 分類號: H03K19/0185
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

一種DC耦合緩沖器，設置有由用于DC耦合緩沖器的輸出信號的延遲版本控制的兩個開關晶體管。開關晶體管中的第一個開關晶體管的作用是切斷放電到接地中的電流，否則該電流將在用于DC耦合緩沖器的輸入信號放電時流動。開關晶體管中的剩余第二個開關晶體管的作用是提高DC耦合緩沖器的操作速度。

相關申請的交叉引用

本申請要求于2019年7月18日提交的美國非臨時專利申請No.16/516,114以及于2018年7月20日提交的美國臨時申請No.62/701,352的優先權和權益，其全部內容通過引用合并于此，如同在下文出于所有適用目的而充分闡述。

技術領域

本申請涉及時鐘緩沖器，并且更具體地涉及高速低電力電平移位時鐘緩沖器。

背景技術

隨著晶體管尺寸的縮小，用于數字核心的電源電壓已經降低。但是輸入/輸出(I/O)傳統標準通常使用較高的電源電壓。如果必須將核心信號傳輸到外部電路，則通常將信號從內部電源電壓電平移位到I/O電源電壓。這種信號的示例是來自在鎖相環中被控制的壓控振蕩器(VCO)的時鐘信號。用于時鐘信號的時鐘緩沖器不僅緩沖時鐘信號，而且將其從內部電源電壓電平移位到I/O電源電壓。

時鐘緩沖和電平移位可以使用多種備選架構來執行。例如，輸入時鐘信號通過在交流(AC)耦合緩沖器中的電容器和電阻器來驅動內部節點。在AC耦合緩沖器中的所得到的無源器件會降低密度。此外，用于電阻電容(RC)組合的時間常數限制了用于AC耦合緩沖器的頻率范圍。為了避免對無源設備的需要以及AC耦合緩沖器的相關頻率限制，已知的是使用直流(DC)耦合緩沖器。示例DC耦合緩沖器100在圖1中示出。DC耦合緩沖器100位于由I/O電源電壓VDDH供電的輸入/輸出(I/O)電力域內。用于對輸入時鐘信號Vin反相以形成互補或反相時鐘信號Vin_b的反相器，位于由低于I/O電源電壓VDDH的內部電源電壓VDDL供電的內部電力域內。

反相時鐘信號Vin_b驅動具有連接到接地的源極的第一下拉NMOS晶體管M1的柵極。當輸入時鐘信號Vin為低時，第一下拉晶體管M1的漏極將因此被拉低。第一下拉晶體管M1的漏極連接到由二極管連接的PMOS晶體管P1與電流鏡PMOS晶體管P2形成的電流鏡的電流鏡端子120。特別地，二極管連接的PMOS晶體管P1的漏極和柵極形成電流鏡端子120，該電流鏡端子120也連接到電流鏡晶體管P2的柵極。晶體管P1和P2的源極連接到用于I/O電源電壓VDDH的電源軌。因此，用于第一下拉晶體管M1的漏極的放電將接通二極管連接的晶體管P1，以傳導由電流鏡晶體管P2鏡像的電流。

電流鏡晶體管P2的漏極連接到具有連接到接地的源極的第二下拉NMOS晶體管M2的漏極。輸入時鐘信號Vin驅動第二下拉晶體管M2的柵極，使得當反相的輸入時鐘信號Vin_b為高(充電到VDDL)時，第二下拉晶體管M2將關斷。因此，響應于針對輸入時鐘信號Vin的下降沿，由電流鏡晶體管P2傳導的電流將對內部節點110充電。反相器115對內部節點110的電壓反相，以驅動輸出時鐘信號Vout。因此，響應于輸入時鐘信號Vin的下降沿，輸出時鐘信號Vout將被放電低至接地。響應于輸入時鐘信號Vin的上升沿，第二下拉晶體管M2接通以將節點110拉低，使得反相器115將輸出時鐘信號Vout充電為高至VDDH。盡管DC耦合緩沖器100不需要任何無源器件并且沒有AC耦合緩沖器的頻率限制，但是當輸入時鐘信號Vin為低時，二極管連接的晶體管P1與第一下拉晶體管M1的串聯組合將電流放電到接地。另外，由于電流鏡晶體管P2在輸入時鐘信號Vin的上升沿轉變時仍將接通并且將減慢內部節點110的放電，因此通過在電流鏡晶體管P2與第二下拉晶體管M2之間的沖突減慢了輸出時鐘信號Vout對輸入時鐘信號Vin的上升沿的響應。因此，DC耦合緩沖器100具有相對較高的功耗和降低的操作速度。

因此，在本領域中需要一種具有降低的功耗和增加的操作速度的DC耦合的電平移位時鐘緩沖器。

發明內容