[發明專利]具有二階動態加權算法的基于電荷的數模轉換器

在審

• 申請號: 201980028981.1
• 申請日: 2019-04-29
• 公開（公告）號: CN112042126A
• 公開（公告）日: 2020-12-04
• 發明（設計）人: V·奎凱姆波伊克斯;E·卡萊蒂
• 申請（專利權）人: 微芯片技術股份有限公司
• 主分類號: H03M1/06
• 分類號: H03M1/06;H03M1/74
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 陳斌

1.一種數模轉換器(DAC)，所述DAC包括：

加法電路；

至少兩個單元DAC，所述至少兩個單元DAC并聯連接，其中：

每個單元DAC：

包括單元DAC輸入；

被配置為以與時鐘信號同步的固有線性方式輸出與所述單元DAC的單元DAC輸入成比例的模擬值；

當與所述DAC的其他單元DAC相比時包括增益失配；

所述加法電路被配置為對所述單元DAC的輸出進行求和并且輸出所述和作為所述DAC的輸出；和

計算電路，所述計算電路被配置為：

接收根據所述時鐘信號采樣的DAC輸入的多個連續樣本；

對于所接收的每個樣本，基于對所述單元DAC的輸入的先前分割來分割對所述單元DAC的DAC輸入的所述樣本，使得所述單元DAC輸入之和等于所述DAC的輸入；

使用多個連續DAC輸出的積分，消除所述DAC的輸出中由所述單元DAC的所述增益失配所導致的積分非線性度；以及

通過遞歸n階分割算法分割對所述單元DAC的DAC輸入的樣本，其中n大于一，對于每個DAC輸入，所述分割包括將所述計算電路配置為：

確定所述DAC輸入的第一分割，所述第一分割將消除(n-1)階先前積分的非線性度；

計算DAC輸入的所述第一分割的等效DAC輸入；

將所述等效DAC輸入添加到所述DAC輸入以獲得總DAC輸入；

使用一階算法將所述總DAC輸入施加到所述單元DAC的所述輸入以消除n階先前積分的非線性度并且產生DAC輸入的第二分割；

對DAC輸入的所述第一分割與DAC輸入的所述第二分割進行求和以產生最終分割，所述最終分割用作對所述單元DAC的輸入以用于所述DAC輸入的當前樣本；以及

基于DAC輸入的所述最終分割計算每一階積分處的非線性度余數。

2.根據權利要求1所述的DAC，其中所述計算電路被進一步配置為通過以連續輸入的平均值分割DAC輸入來消除所述DAC的非線性度，使得每一階積分處的每個單元DAC輸入針對所述分割算法中所定義的每一階積分接收相同的輸入積分值。

3.根據權利要求1至2中任一項所述的DAC，其中：

要由每個單元DAC輸出的所述模擬值包括與所述每個單元DAC的單元DAC輸入成比例的待轉移電荷；并且

所述DAC的所述輸出等于由所述單元DAC轉移的電荷之和。

4.根據權利要求1至3中任一項所述的DAC，其中所述計算電路被進一步配置為：

在通過將非線性度積分到n階來消除所述DAC的非線性度的分割算法期間，確定結果無法收斂；

在確定結果無法收斂時，執行另一分割算法以通過將非線性度積分到低于所述n階的階數來消除所述DAC的非線性度。

5.根據權利要求4所述的DAC，其中所述計算電路被進一步配置為在執行所述另一算法以通過將非線性度積分到低于所述n階的所述階數來消除所述DAC的非線性度之后，再使用所述算法以通過將非線性度積分到所述n階來消除所述DAC的非線性度。

6.根據權利要求1至5中任一項所述的DAC，其中所述計算電路被進一步配置為：

定義分割順序，其中單元DAC以根據所述定義的順序的優先級從所述DAC輸入被指派輸入。

7.根據權利要求6所述的DAC，其中所述計算電路被進一步配置為在對所述單元DAC的DAC輸入的連續分割之間置亂所述定義的順序，所述置亂被配置為破壞所述DAC的輸出的周期性。

8.根據權利要求6至7中任一項所述的DAC，其中：

所述計算電路被進一步配置為訪問由分割算法使用的用于每一階積分的存儲器；

每個存儲器包括二維存儲器位置陣列；

每個二維陣列的每一列被配置為表示每個單元DAC；并且

在每一階積分處，所述二維陣列的每一行被配置為表示在所述階積分處所述單元DAC輸入的積分值或在所述階積分處積分的每個單元DAC輸出的所述非線性度余數的表示。