[發(fā)明專利]芯片封裝結(jié)構(gòu)及其制造方法

有效

• 申請?zhí)枺?/td>: 201980003370.1
• 申請日: 2019-11-29
• 公開（公告）號: CN111066144B
• 公開（公告）日: 2021-10-15
• 發(fā)明（設(shè)計）人: 曾心如;陳鵬;周厚德
• 申請（專利權(quán)）人: 長江存儲科技有限責任公司
• 主分類號: H01L23/498
• 分類號: H01L23/498;H01L23/538;H01L23/31;H01L25/065;H01L21/48;H01L21/56;H01L21/768
• 代理公司: 北京永新同創(chuàng)知識產(chǎn)權(quán)代理有限公司 11376
• 代理人: 楊錫勱;劉柳

提供了一種包括第一芯片堆疊和重新分布層的芯片封裝結(jié)構(gòu)。第一芯片堆疊包括多個第一芯片、第一模制層和至少一個第一垂直導(dǎo)電元件。所述多個第一芯片是順次堆疊的，其中，所述多個第一芯片中的每者包括至少一個第一鍵合焊盤，并且第一鍵合焊盤未被所述多個第一芯片覆蓋。第一模制層包封所述多個第一芯片。所述至少一個第一垂直導(dǎo)電元件穿過第一模制層，其中，所述至少一個第一垂直導(dǎo)電元件被設(shè)置到第一鍵合焊盤的至少其中之一上并與之電連接。重新分布層設(shè)置在第一芯片堆疊上并且電連接至所述至少一個第一垂直導(dǎo)電元件。

技術(shù)領(lǐng)域

本發(fā)明涉及芯片封裝結(jié)構(gòu)及其制造方法，更具體而言涉及具有順次堆疊的多個芯片的芯片封裝結(jié)構(gòu)及其制造方法。

背景技術(shù)

在半導(dǎo)體制作工藝當中，封裝工藝能夠?qū)χT如一個或多個芯片的半導(dǎo)體部件進行包封，以形成半導(dǎo)體封裝結(jié)構(gòu)，從而對半導(dǎo)體部件予以保護。當今，行業(yè)做出了極大努力來開發(fā)具有優(yōu)良特性的封裝結(jié)構(gòu)。例如，在3D半導(dǎo)體器件(例如，3D存儲器件)當中，封裝結(jié)構(gòu)被開發(fā)為具有諸如低成本、小尺寸、短設(shè)計時間、強保護和/或優(yōu)選電特性(例如，短電連接距離)的特點。然而，常規(guī)封裝結(jié)構(gòu)無法同時滿足上述優(yōu)良特性。

發(fā)明內(nèi)容

本發(fā)明提供了具有順次堆疊的多個芯片的芯片封裝結(jié)構(gòu)及其制造方法。

在實施例中，芯片封裝結(jié)構(gòu)包括第一芯片堆疊和重新分布層。第一芯片堆疊包括多個第一芯片、第一模制層和至少一個第一垂直導(dǎo)電元件。所述多個第一芯片是順次堆疊的，其中，所述多個第一芯片中的每者包括至少一個第一鍵合焊盤，并且第一鍵合焊盤未被所述多個第一芯片覆蓋。第一模制層包封所述多個第一芯片。所述至少一個第一垂直導(dǎo)電元件穿過第一模制層，其中，所述至少一個第一垂直導(dǎo)電元件被設(shè)置到第一鍵合焊盤的至少其中之一上并與之電連接。重新分布層設(shè)置在第一芯片堆疊上并且電連接至所述至少一個第一垂直導(dǎo)電元件。

在另一個實施例中，提供了芯片封裝結(jié)構(gòu)的制造方法。所述制造方法包括：在載體板上堆疊多個第一芯片，其中，所述多個第一芯片中的每者具有至少一個第一鍵合焊盤，并且所述第一鍵合焊盤未被所述多個第一芯片覆蓋；在第一鍵合焊盤的至少其中之一上形成將被電連接至第一鍵合焊盤的至少其中之一的至少一個第一垂直導(dǎo)電元件；形成包封所述多個第一芯片的第一模制層，以形成第一芯片堆疊，其中，所述至少一個第一垂直導(dǎo)電元件穿過第一模制層，并且第一芯片堆疊包括所述多個第一芯片、所述至少一個第一垂直導(dǎo)電元件和第一模制層；以及在第一模制層上形成將被電連接至所述至少一個第一垂直導(dǎo)電元件的重新分布層。

由于本發(fā)明的芯片封裝結(jié)構(gòu)的設(shè)計的原因，所述芯片封裝結(jié)構(gòu)具有降低的橫向尺寸，并且可以縮短芯片封裝結(jié)構(gòu)的芯片與外部器件之間的信號傳輸路徑。此外，能夠降低芯片封裝結(jié)構(gòu)的設(shè)計時間和成本。另一方面，在制作工藝中，在存在芯片的偏移時，能夠提高芯片封裝結(jié)構(gòu)的可靠性。

對于本領(lǐng)域技術(shù)人員而言，在閱讀了下文對通過各幅附圖例示的優(yōu)選實施例的詳細描述之后，本發(fā)明的這些和其他目標無疑將變得顯而易見。

附圖說明

圖1是示出了根據(jù)本發(fā)明的第一實施例的芯片封裝結(jié)構(gòu)的截面圖的示意圖。

圖2是示出了根據(jù)本發(fā)明的第二實施例的芯片封裝結(jié)構(gòu)的截面圖的示意圖。

圖3是示出了根據(jù)本發(fā)明的第三實施例的芯片封裝結(jié)構(gòu)的截面圖的示意圖。

圖4是示出了根據(jù)本發(fā)明的第四實施例的芯片封裝結(jié)構(gòu)的截面圖的示意圖。

圖5是示出了根據(jù)本發(fā)明的實施例的芯片封裝結(jié)構(gòu)的制造方法的流程圖。

圖6A到圖6K是分別例示了根據(jù)本發(fā)明實施例的芯片封裝結(jié)構(gòu)的制造方法中的狀態(tài)的示意圖。

圖7是示出了根據(jù)本發(fā)明的另一實施例的芯片封裝結(jié)構(gòu)的制造方法的流程圖。

圖8是例示了根據(jù)本發(fā)明的另一實施例的芯片封裝結(jié)構(gòu)的制造方法中的狀態(tài)的示意圖。