[實用新型]一種基于立體封裝技術的SDRAM存儲器

有效

• 申請號: 201922495256.5
• 申請日: 2019-12-31
• 公開（公告）號: CN211376639U
• 公開（公告）日: 2020-08-28
• 發明（設計）人: 尹越;王偉
• 申請（專利權）人: 青島歐比特宇航科技有限公司
• 主分類號: H01L25/065
• 分類號: H01L25/065;H01L27/108;H01L23/31
• 代理公司: 暫無信息
• 代理人: 暫無信息

本實用新型公開了一種基于立體封裝技術的SDRAM存儲器，包括SDRAM芯片和基板，基板共三層且最上層的基板上設有一個SDRAM芯片，在相鄰兩個基板之間設有兩個SDRAM芯片，基板上還設有第二對外引線橋，SDRAM芯片在基板上實現拓撲互連，引出的信號連接第二對外引線橋上，基板的下端設有底板，底板為對外引腳層且焊接有第一對外引線橋和對外引腳BGA焊盤，底板上設有BGA焊球，BGA焊球焊接在底板的對外引腳BGA焊盤上作為對外引腳。本實用新型采用立體封裝技術單個存儲器模塊內完成五顆SDRAM拓撲互連布線，在PCB設計時不需要在進行繁瑣的拓撲布線，大大縮短設計周期提高效率，且能夠達到容量或位寬的擴展。

技術領域

本實用新型屬于存儲器的技術領域，尤其涉及一種基于立體封裝技術的SDRAM存儲器。

背景技術

在各電子系統中，SDRAM被廣泛應用于運行存儲。SDRAM作為電子系統的運存，其穩定性至關重要，在一些要求高的設計中還需要進行ECC數據校驗。這樣單顆SDRAM容量或位寬可能不能滿足設計需求，往往需要使用多片SDRAM芯片進行容量或位寬的擴充，這樣雖然滿足了系統對存儲容量或位寬的需求，但給后續PCB設計帶來大量的工作。多片SDRAM在PCB設計中為能達到可靠的運行，還需要大量時間進行時序滿足設計(等長)、阻抗設計等，這對板布局、布線都有一定的限制要求。常規的SDRAM設計如需擴容或位寬、帶ECC數據校驗，則需要額外增加1顆或多顆SDRAM芯片，多顆SDRAM芯片間數據或地址、控制信號進行拓撲互連，給后續PCB設計增加一些繁瑣的布線及阻抗控制設計，在設計效率上有一定程度的限制。

實用新型內容

針對以上現有存在的問題，本實用新型提供一種基于立體封裝技術的SDRAM存儲器，采用立體封裝技術單個存儲器模塊內完成五顆SDRAM拓撲互連布線，在PCB設計時不需要在進行繁瑣的拓撲布線，大大縮短設計周期提高效率，且能夠達到容量或位寬的擴展。

本實用新型的技術方案在于：

本實用新型提供一種基于立體封裝技術的SDRAM存儲器，包括SDRAM芯片和基板，所述基板共三層且處于最上層的基板的上端設有一個SDRAM芯片，在相鄰兩個基板之間設有兩個SDRAM芯片；

所述基板上還設有第二對外引線橋，所述SDRAM芯片在基板上實現拓撲互連，引出的信號連接第二對外引線橋上；

所述基板的下端設有底板，所述底板為對外引腳層且其上焊接有第一對外引線橋和對外引腳BGA焊盤；

所述底板的下端設有BGA焊球，所述BGA焊球直接焊接在底板的對外引腳BGA焊盤上作為對外引腳。

進一步地，所述底板上方與處于最上層的基板上的SDRAM芯片之間包覆有灌裝層，形成封裝體。

進一步地，所述封裝體的側面上設有表面激光刻線，通過表面激光刻線實現信號間的連接，各層基板間通過表面激光刻線進行拓撲互連，從而縮短和減少了SDRAM芯片間的拓撲走線。

進一步地，所述SDRAM芯片相關的各個SDRAM地址A、BANK選擇地址BA、行地址所存RAS、列地址所存CAS和寫信號WE復用，且SDRAM芯片相關的片選CS、時鐘使能CKE和時鐘CK分2組，數據各自引出。

本實用新型由于采用了上述技術，使之與現有技術相比具體的積極有益效果為：

1、本實用新型采用立體封裝技術實現5顆SDRAM芯片的拓撲，達到容量或位寬的擴展，且帶8bit數據接口可作為ECC數據校驗使用。其可靈活的配置成16bit+8bit(ECC)、32bit+8bit(ECC)、64bit+8bit(ECC)、72bit數據使用。

2、本實用新型通過將五個SDRAM芯片疊層灌裝后形成封裝體，在封裝體的四個側面上設置表面激光刻線，實現信號間的連接，各層基板間通過此刻線進行拓撲互連，從而縮短和減少了SDRAM芯片間的拓撲走線。