[實用新型]最大池化處理用半導體結構、芯片和最大池化處理用裝置

有效

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• 申請日: 2019-12-24
• 公開（公告）號: CN211125641U
• 公開（公告）日: 2020-07-28
• 發(fā)明（設計）人: 余興;蔣維楠
• 申請（專利權）人: 芯盟科技有限公司;浙江清華長三角研究院
• 主分類號: H01L23/52
• 分類號: H01L23/52;H01L25/18;H01L25/16
• 代理公司: 北京集佳知識產(chǎn)權代理有限公司 11227
• 代理人: 徐文欣

一種最大池化處理用半導體結構、芯片和最大池化處理用裝置，其中，最大池化處理用半導體結構包括：第一基底，所述第一基底包括若干控制區(qū)，所述控制區(qū)包括平行于所述第一面排布的若干控制模塊；與所述第一基底鍵合的第二基底，所述第二基底包括若干運算區(qū)，所述運算區(qū)包括平行于所述第三面排布的若干運算模塊；與所述第一基底或所述第二基底鍵合的第三基底，所述第三基底包括若干存儲區(qū)，所述存儲區(qū)包括平行于所述第五面排布的若干存儲模塊。所述最大池化處理用半導體結構能夠提高用于最大池化處理的芯片的性能。

技術領域

本實用新型涉及半導體領域，尤其涉及一種最大池化處理用半導體結構、芯片和最大池化處理用裝置。

背景技術

如今，人工智能的運用出現(xiàn)在越來越多的領域中，例如自動駕駛、圖像識別、醫(yī)療診斷、游戲、財務數(shù)據(jù)分析和搜索引擎等，尤其是神經(jīng)網(wǎng)絡算法的使用越來越廣泛。其在圖像識別、語音識別、自然語言處理等領域中都得到了良好的應用。但由于神經(jīng)網(wǎng)絡算法的復雜度越來越高，所涉及的數(shù)據(jù)運算種類和數(shù)量不斷增大，對芯片的性能提出了更高的要求。

然而，由于現(xiàn)有的芯片中，各種功能模塊的電路都在同一晶圓上形成，因此，不僅各功能模塊之間的數(shù)據(jù)傳輸受到帶寬的限制，降低芯片的數(shù)據(jù)傳輸速度，從而芯片的運算速度下降，并且，各功能模塊的電路共同占用的面積較大，從而芯片的集成度低，因此，現(xiàn)有的芯片性能仍然需要提高。

實用新型內(nèi)容

本實用新型解決的技術問題是提供一種最大池化處理用半導體結構、芯片和最大池化處理用裝置，以提高用于最大池化處理的芯片的性能。

為解決上述技術問題，本實用新型的技術方案提供一種最大池化處理用半導體結構，包括：第一基底，所述第一基底具有相對的第一面和第二面，所述第一基底包括若干控制區(qū)，所述控制區(qū)包括平行于所述第一面排布的若干控制模塊；與所述第一基底鍵合的第二基底，所述第二基底具有相對的第三面和第四面，所述第一面朝向所述第三面，所述第二基底包括若干運算區(qū)，每個所述控制區(qū)和一個所述運算區(qū)重疊，所述運算區(qū)包括平行于所述第三面排布的若干運算模塊，在相互重疊的控制區(qū)和運算區(qū)中，所述控制模塊的電路與所述運算模塊的電路之間電互連；與所述第一基底或所述第二基底鍵合的第三基底，所述第三基底具有第五面，若所述第三基底與所述第一基底鍵合，所述第五面朝向所述第二面，若所述第三基底與所述第二基底鍵合，所述第五面朝向所述第四面，所述第三基底包括若干存儲區(qū)，每個所述存儲區(qū)與一個所述控制區(qū)和一個所述運算區(qū)重疊，所述存儲區(qū)包括平行于所述第五面排布的若干存儲模塊，在相互重疊的存儲區(qū)、控制區(qū)和運算區(qū)中，所述存儲模塊的電路與所述運算模塊的電路之間電互連，所述存儲模塊的電路與所述控制模塊的電路之間電互連。

可選的，在相互重疊的控制區(qū)和運算區(qū)中，每個所述控制模塊的電路與一個以上的運算模塊的電路電互連。

可選的，在相互重疊的存儲區(qū)、控制區(qū)和運算區(qū)中，每個控制模塊的電路和1個以上的存儲模塊的電路電互連，并且，與所述控制模塊的電路電互連的所述存儲模塊的電路還與所述運算模塊的電路電互連，且該運算模塊的電路與該控制模塊的電路之間電互連。

可選的，所述運算模塊的電路包括1個以上的比較器。

可選的，所述運算模塊的電路還包括1個以上的運算器。

可選的，所述運算器包括加法器、乘法器、除法器和比較器中的一種或多種的組合。

可選的，所述存儲模塊的電路包括緩存器和寄存器中的一種或全部。

可選的，所述緩存器包括速暫緩存器和神經(jīng)元緩存器中的一種或全部。

可選的，所述控制模塊用于獲取并解析最大池化指令，以獲取待運算數(shù)據(jù)、池化核和目標地址；在獲取所述待運算數(shù)據(jù)、池化核和目標地址后，所述控制模塊還用于將所述待運算數(shù)據(jù)、池化核傳輸至所述運算模塊。