[實用新型]最大池化處理用半導體結構、芯片和最大池化處理用裝置

有效

• 申請號: 201922350766.3
• 申請日: 2019-12-24
• 公開（公告）號: CN211125641U
• 公開（公告）日: 2020-07-28
• 發明（設計）人: 余興;蔣維楠
• 申請（專利權）人: 芯盟科技有限公司;浙江清華長三角研究院
• 主分類號: H01L23/52
• 分類號: H01L23/52;H01L25/18;H01L25/16
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 徐文欣

1.一種最大池化處理用半導體結構，其特征在于，包括：

第一基底，所述第一基底具有相對的第一面和第二面，所述第一基底包括若干控制區，所述控制區包括平行于所述第一面排布的若干控制模塊；

與所述第一基底鍵合的第二基底，所述第二基底具有相對的第三面和第四面，所述第一面朝向所述第三面，所述第二基底包括若干運算區，每個所述控制區和一個所述運算區重疊，所述運算區包括平行于所述第三面排布的若干運算模塊，在相互重疊的控制區和運算區中，所述控制模塊的電路與所述運算模塊的電路之間電互連；

與所述第一基底或所述第二基底鍵合的第三基底，所述第三基底具有第五面，若所述第三基底與所述第一基底鍵合，所述第五面朝向所述第二面，若所述第三基底與所述第二基底鍵合，所述第五面朝向所述第四面，所述第三基底包括若干存儲區，每個所述存儲區與一個所述控制區和一個所述運算區重疊，所述存儲區包括平行于所述第五面排布的若干存儲模塊，在相互重疊的存儲區、控制區和運算區中，所述存儲模塊的電路與所述運算模塊的電路之間電互連，所述存儲模塊的電路與所述控制模塊的電路之間電互連。

2.如權利要求1所述的最大池化處理用半導體結構，其特征在于，在相互重疊的控制區和運算區中，每個所述控制模塊的電路與一個以上的運算模塊的電路電互連。

3.如權利要求1或2所述的最大池化處理用半導體結構，其特征在于，在相互重疊的存儲區、控制區和運算區中，每個控制模塊的電路和1個以上的存儲模塊的電路電互連，并且，與所述控制模塊的電路電互連的所述存儲模塊的電路還與所述運算模塊的電路電互連，且該運算模塊的電路與該控制模塊的電路之間電互連。

4.如權利要求1所述的最大池化處理用半導體結構，其特征在于，所述運算模塊的電路包括1個以上的比較器。

5.如權利要求4所述的最大池化處理用半導體結構，其特征在于，所述運算模塊的電路還包括1個以上的運算器。

6.如權利要求5所述的最大池化處理用半導體結構，其特征在于，所述運算器包括加法器、乘法器、除法器和比較器中的一種或多種的組合。

7.如權利要求1所述的最大池化處理用半導體結構，其特征在于，所述存儲模塊的電路包括緩存器和寄存器中的一種或全部。

8.如權利要求7所述的最大池化處理用半導體結構，其特征在于，所述緩存器包括速暫緩存器和神經元緩存器中的一種或全部。

9.如權利要求1所述的最大池化處理用半導體結構，其特征在于，所述控制區還包括平行于所述第一基底表面排布的若干內存尋址模塊，每個所述內存尋址模塊的電路與一個所述控制模塊的電路電互連。

10.如權利要求1所述的最大池化處理用半導體結構，其特征在于，所述控制模塊在所述第一面具有第一投影，所述運算模塊在所述第一面具有第二投影，所述存儲模塊在所述第一面具有第三投影，在相互重疊的存儲區、控制區和運算區中，電路之間電互連的運算模塊的第二投影、存儲模塊的第三投影均在控制模塊的第一投影的范圍內。

11.如權利要求1所述的最大池化處理用半導體結構，其特征在于，所述第一基底內還包括第一金屬互連層，所述第一金屬互連層與所述控制模塊的電路電互連，所述第一面暴露出所述第一金屬互連層表面，所述第二基底內還包括第二金屬互連層，所述第二金屬互連層與所述運算模塊的電路電互連，所述第三面暴露出所述第二金屬互連層表面，并且，在相互重疊的控制區和運算區中，所述第一金屬互連層和所述第二金屬互連層相互鍵合。