[實用新型]半導體結構

有效

• 申請號: 201922128899.6
• 申請日: 2019-11-29
• 公開（公告）號: CN211480005U
• 公開（公告）日: 2020-09-11
• 發明（設計）人: 閆華
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/532
• 代理公司: 上海晨皓知識產權代理事務所(普通合伙) 31260
• 代理人: 成麗杰

本實用新型涉及一種半導體結構，半導體結構包括：依次堆疊的基底、第一介質層和第二介質層，所述第一介質層內具有第一導電插塞，所述第一導電插塞貫穿所述第一介質層；所述第二介質層內具有第二導電插塞，所述第二導電插塞與所述第一導電插塞電連接；間隙，所述間隙位于所述第二導電插塞與所述第二介質層之間，且所述間隙貫穿所述第一介質層和所述第二介質層。本實用新型能夠減小相鄰導電插塞之間的寄生電容，提高半導體結構的性能。

技術領域

本實用新型涉及半導體技術領域，特別涉及一種半導體結構。

背景技術

半導體器件是現有電子設備的重要組成部分，半導體器件的基礎性能會對用戶的使用體驗產生較大的影響。使用體驗的決定因素包括電子設備的運行速率，而減小半導體器件的電阻電容延遲是提高電子設備的運行速率的方法之一。

但隨著集成電路芯片中器件特征尺寸的不斷減少，導致同一層相鄰的金屬互連線離得越來越近，這使得電阻電容延遲在所難免；且隨著器件尺寸的較小，現有金屬互連工藝的難度增加。因此，需要一種新的半導體結構制作工藝及半導體結構，以進一步降低由寄生電容造成的電阻電容延遲。

實用新型內容

本實用新型解決的技術問題為如何提供一種性能良好的半導體結構。

為解決上述技術問題，本實用新型提供一種半導體結構，包括：依次堆疊的基底、第一介質層和第二介質層，所述第一介質層內具有第一導電插塞，所述第一導電插塞貫穿所述第一介質層；所述第二介質層內具有第二導電插塞，所述第二導電插塞與所述第一導電插塞電連接；間隙，所述間隙位于所述第二導電插塞與所述第二介質層之間，且所述間隙貫穿所述第一介質層和所述第二介質層。

另外，所述第一介質層的材料的相對介電常數小于所述第二介質層的材料的相對介電常數。

另外，所述第二介質層的材料包括二氧化硅、氮氧化硅或碳氮氧化硅；所述第一介質層的材料包括泡沫塑料或硅氧化物。

另外，所述第一介質層內的所述間隙的深寬比為10～20；所述第二介質層內的所述間隙的深寬比為10～20。

另外，所述半導體結構還包括：絕緣層，所述絕緣層遮蓋所述間隙的頂部。

另外，所述絕緣層覆蓋所述第二介質層以及所述第二導電插塞。

另外，所述絕緣層的材料包括碳化硅。

另外，所述第二導電插塞包括位于電鍍種子層和電鍍層，所述電鍍種子層位于所述電鍍層側壁和底部，所述電鍍種子層與所述第一導電插塞電連接。

另外，所述電鍍種子層的材料包括氮化鈦；所述電鍍層的材料包括銅。

另外，所述第一導電插塞的材料包括鎢。

與現有技術相比，本實用新型提供的技術方案具有以下優點：

間隙貫穿第一介質層和第二介質層，有利于減小相鄰導電插塞之間的寄生電容，且有利于保證半導體結構的穩定性。

第一介質層材料的相對介電常數小于第二介質層材料的相對介電常數，有利于進一步減小第一介質層內相鄰第一導電插塞之間的寄生電容。

絕緣層遮蓋間隙頂部，起到對間隙范圍的界定作用，同時避免其他材料落入間隙中，保證間隙的隔離效果。

附圖說明

一個或多個實施例通過與之對應的附圖中的圖片進行示例性說明，這些示例性說明并不構成對實施例的限定，附圖中具有相同參考數字標號的元件表示為類似的元件，除非有特別申明，附圖中的圖不構成比例限制。

圖1至圖10為本實用新型的一個實施例提供的半導體結構的制作方法各步驟對應的剖面結構示意圖。

具體實施方式