[實用新型]寫操作電路和半導體存儲器

有效

• 申請號: 201921804508.1
• 申請日: 2019-10-25
• 公開（公告）號: CN210575117U
• 公開（公告）日: 2020-05-19
• 發明（設計）人: 張良
• 申請（專利權）人: 長鑫存儲技術（上海）有限公司
• 主分類號: G11C11/409
• 分類號: G11C11/409
• 代理公司: 北京市鑄成律師事務所 11313
• 代理人: 包莉莉;武晨燕

本申請實施例至少提供一種寫操作電路和半導體存儲器。該寫操作電路包括：串并轉換電路，用于對DBI端口的第一DBI數據進行串并轉換，以生成供DBI信號線傳輸的第二DBI數據，以及根據第二DBI數據和DQ端口的輸入數據，生成數據緩沖模塊的輸入數據；數據緩沖模塊，用于根據數據緩沖模塊的輸入數據，確定是否翻轉全局總線；DBI解碼模塊，用于根據第二DBI數據，對全局總線數據進行解碼，并將解碼后的數據寫入存儲塊，解碼包括確定是否翻轉全局總線數據；預充電模塊，連接于預充電信號線，用于將全局總線的初始態設置為高。本申請實施例的技術方案可以實現在Precharge上拉架構下，減少全局總線的翻轉次數，從而大幅壓縮電流，降低功耗。

技術領域

本申請涉及半導體存儲器技術領域，尤其涉及一種寫操作電路和半導體存儲器。

背景技術

本部分旨在為權利要求書中陳述的本申請的實施例提供背景或上下文。此處的描述不因為包括在本部分中就承認是現有技術。

半導體存儲器包括靜態隨機存取存儲器(Static Random-Access Memory，簡稱SRAM)、動態隨機存取存儲器(Dynamic Random Access Memory，簡稱DRAM)、同步動態隨機存取內存(Synchronous Dynamic Random Access Memory，簡稱SDRAM)、只讀存儲器(Read-Only Memory，簡稱ROM)、閃存等。

在固態技術協會(Joint Electron Device Engineering Council，JEDEC)的DRAM協議中，對DRAM的速度、省電都有具體要求。如何使DRAM更省電的同時，亦能保證信號的完整性以及數據傳輸和存儲的可靠性，是行業內亟待解決的問題。

實用新型內容

本申請實施例提供一種寫操作電路和半導體存儲器，以解決或緩解現有技術中的一項或更多項技術問題。

第一方面，本申請實施例提供一種寫操作電路，應用于半導體存儲器，該半導體存儲器包括DQ端口、DBI端口和存儲塊，寫操作電路包括：

串并轉換電路，連接于DBI端口和DQ端口，用于對DBI端口的第一DBI數據進行串并轉換，以生成供DBI信號線傳輸的第二DBI數據，以及根據第二DBI數據和DQ端口的輸入數據，生成數據緩沖模塊的輸入數據；

數據緩沖模塊，包括多個NMOS晶體管，NMOS晶體管的柵極連接于串并轉換電路，以接收數據緩沖模塊的輸入數據，NMOS晶體管的漏極連接于全局總線，數據緩沖模塊用于根據數據緩沖模塊的輸入數據，確定是否翻轉全局總線；

DBI解碼模塊，連接于存儲塊，DBI解碼模塊接收全局總線上的全局總線數據，并通過DBI信號線接收第二DBI數據，并用于根據第二DBI數據，對全局總線數據進行解碼，并將解碼后的數據寫入存儲塊，解碼包括確定是否翻轉全局總線數據；

預充電模塊，連接于預充電信號線，用于將全局總線的初始態設置為高。

在一種實施方式中，在外部數據中為低的數據的位數大于預設值的情況下，第一DBI數據被置為高，DQ端口的輸入數據為外部數據的翻轉數據；在外部數據中為低的數據的位數小于等于預設值的情況下，第一DBI數據被置為低，DQ端口的輸入數據為外部數據；以及串并轉換電路用于對DQ端口的輸入數據進行串并轉換，以生成轉換后數據，并在第二DBI數據為高的情況下，翻轉轉換后數據，以生成數據緩沖模塊的輸入數據，在第二DBI數據為低的情況下，將轉換后數據作為數據緩沖模塊的輸入數據。

在一種實施方式中，串并轉換電路用于對一位第一DBI數據進行串并轉換，以生成M位第二DBI數據，全局總線數據被劃分為M組，M位第二DBI數據與M組全局總線數據一一對應；DBI解碼模塊包括M個DBI解碼子模塊，DBI解碼子模塊連接于存儲塊，各DBI解碼子模塊用于根據一位第二DBI數據，對對應組的全局總線數據進行解碼；其中，M為大于1的整數。