[實(shí)用新型]寫操作電路和半導(dǎo)體存儲(chǔ)器

有效

• 申請(qǐng)?zhí)枺?/td>: 201921804508.1
• 申請(qǐng)日: 2019-10-25
• 公開（公告）號(hào): CN210575117U
• 公開（公告）日: 2020-05-19
• 發(fā)明（設(shè)計(jì)）人: 張良
• 申請(qǐng)（專利權(quán)）人: 長(zhǎng)鑫存儲(chǔ)技術(shù)（上海）有限公司
• 主分類號(hào): G11C11/409
• 分類號(hào): G11C11/409
• 代理公司: 北京市鑄成律師事務(wù)所 11313
• 代理人: 包莉莉;武晨燕

1.一種寫操作電路，應(yīng)用于半導(dǎo)體存儲(chǔ)器，其特征在于，所述半導(dǎo)體存儲(chǔ)器包括DQ端口、DBI端口和存儲(chǔ)塊，所述寫操作電路包括：

串并轉(zhuǎn)換電路，連接于所述DBI端口和所述DQ端口，用于對(duì)所述DBI端口的第一DBI數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換，以生成供DBI信號(hào)線傳輸?shù)牡诙﨑BI數(shù)據(jù)，以及根據(jù)所述第二DBI數(shù)據(jù)和所述DQ端口的輸入數(shù)據(jù)，生成數(shù)據(jù)緩沖模塊的輸入數(shù)據(jù)；

數(shù)據(jù)緩沖模塊，包括多個(gè)NMOS晶體管，所述NMOS晶體管的柵極連接于所述串并轉(zhuǎn)換電路，以接收所述數(shù)據(jù)緩沖模塊的輸入數(shù)據(jù)，所述NMOS晶體管的漏極連接于全局總線，所述數(shù)據(jù)緩沖模塊用于根據(jù)所述數(shù)據(jù)緩沖模塊的輸入數(shù)據(jù)，確定是否翻轉(zhuǎn)所述全局總線；

DBI解碼模塊，連接于所述存儲(chǔ)塊，所述DBI解碼模塊接收所述全局總線上的全局總線數(shù)據(jù)，并通過(guò)所述DBI信號(hào)線接收所述第二DBI數(shù)據(jù)，并用于根據(jù)所述第二DBI數(shù)據(jù)，對(duì)所述全局總線數(shù)據(jù)進(jìn)行解碼，并將解碼后的數(shù)據(jù)寫入所述存儲(chǔ)塊，所述解碼包括確定是否翻轉(zhuǎn)所述全局總線數(shù)據(jù)；

預(yù)充電模塊，連接于預(yù)充電信號(hào)線，用于將所述全局總線的初始態(tài)設(shè)置為高。

2.根據(jù)權(quán)利要求1所述的寫操作電路，其特征在于，在外部數(shù)據(jù)中為低的數(shù)據(jù)的位數(shù)大于預(yù)設(shè)值的情況下，所述第一DBI數(shù)據(jù)被置為高，所述DQ端口的輸入數(shù)據(jù)為所述外部數(shù)據(jù)的翻轉(zhuǎn)數(shù)據(jù)；在所述外部數(shù)據(jù)中為低的數(shù)據(jù)的位數(shù)小于等于所述預(yù)設(shè)值的情況下，所述第一DBI數(shù)據(jù)被置為低，所述DQ端口的輸入數(shù)據(jù)為所述外部數(shù)據(jù)；以及所述串并轉(zhuǎn)換電路用于對(duì)所述DQ端口的輸入數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換，以生成轉(zhuǎn)換后數(shù)據(jù)，并在所述第二DBI數(shù)據(jù)為高的情況下，翻轉(zhuǎn)所述轉(zhuǎn)換后數(shù)據(jù)，以生成所述數(shù)據(jù)緩沖模塊的輸入數(shù)據(jù)，在所述第二DBI數(shù)據(jù)為低的情況下，將所述轉(zhuǎn)換后數(shù)據(jù)作為所述數(shù)據(jù)緩沖模塊的輸入數(shù)據(jù)。

3.根據(jù)權(quán)利要求1所述的寫操作電路，其特征在于，所述串并轉(zhuǎn)換電路用于對(duì)一位第一DBI數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換，以生成M位第二DBI數(shù)據(jù)，所述全局總線數(shù)據(jù)被劃分為M組，M位第二DBI數(shù)據(jù)與M組全局總線數(shù)據(jù)一一對(duì)應(yīng)；所述DBI解碼模塊包括M個(gè)DBI解碼子模塊，所述DBI解碼子模塊連接于所述存儲(chǔ)塊，各所述DBI解碼子模塊用于根據(jù)一位第二DBI數(shù)據(jù)，對(duì)對(duì)應(yīng)組的全局總線數(shù)據(jù)進(jìn)行所述解碼；其中，M為大于1的整數(shù)。

4.根據(jù)權(quán)利要求3所述的寫操作電路，其特征在于，所述DBI解碼子模塊包括：

第一反相器，所述第一反相器的輸入端連接于所述DBI信號(hào)線；

解碼單元，所述解碼單元的輸入端連接于所述全局總線，所述解碼單元的輸出端連接于所述存儲(chǔ)塊，用于在所述第二DBI數(shù)據(jù)為高的情況下，輸出所述全局總線數(shù)據(jù)的翻轉(zhuǎn)數(shù)據(jù)；以及在所述第二DBI數(shù)據(jù)為低的情況下，輸出原始的全局總線數(shù)據(jù)。

5.根據(jù)權(quán)利要求4所述的寫操作電路，其特征在于，所述解碼單元包括：

第二反相器，所述第二反相器的輸入端連接于所述全局總線；

第一邏輯與門，所述第一邏輯與門的兩個(gè)輸入端分別連接于所述第一反相器的輸出端和所述第二反相器的輸出端；

第二邏輯與門，所述第二邏輯與門的兩個(gè)輸入端分別連接于所述DBI信號(hào)線和所述全局總線；

邏輯或非門，所述邏輯或非門的兩個(gè)輸入端分別連接于所述第一邏輯與門的輸出端和所述第二邏輯與門的輸出端，所述邏輯或非門的輸出端連接于所述存儲(chǔ)塊。

6.根據(jù)權(quán)利要求1至5任一項(xiàng)所述的寫操作電路，其特征在于，所述預(yù)充電模塊包括多個(gè)PMOS晶體管和多個(gè)保持電路，所述PMOS晶體管的柵極連接于所述預(yù)充電信號(hào)線，所述PMOS晶體管的漏極連接于所述全局總線，所述保持電路的輸入和輸出端連接于所述全局總線。

7.一種半導(dǎo)體存儲(chǔ)器，其特征在于，包括DQ端口、DBI端口、存儲(chǔ)塊以及權(quán)利要求1至6任一項(xiàng)所述的寫操作電路。