[實用新型]掩膜結(jié)構(gòu)和存儲器

有效

• 申請?zhí)枺?/td>: 201920955059.4
• 申請日: 2019-06-24
• 公開（公告）號: CN210272255U
• 公開（公告）日: 2020-04-07
• 發(fā)明（設(shè)計）人: 不公告發(fā)明人
• 申請（專利權(quán)）人: 長鑫存儲技術(shù)有限公司
• 主分類號: H01L21/027
• 分類號: H01L21/027;H01L21/8242;H01L27/108
• 代理公司: 上海盈盛知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31294
• 代理人: 孫佳胤;董琳

本實用新型涉及一種掩膜結(jié)構(gòu)和一種存儲器，所述掩膜結(jié)構(gòu)包括：依次堆疊的第一掩膜層、第一緩沖層以及位于所述第一緩沖層表面的第一側(cè)墻；相鄰所述第一側(cè)墻兩側(cè)之間的刻蝕圖形沿第一方向延伸，且深度均相同；覆蓋所述第一掩膜層、所述第一緩沖層和所述第一側(cè)墻并填充滿所述第一刻蝕圖形的第三掩膜層；位于所述第三掩膜層表面的第二緩沖層以及位于所述第二緩沖層表面的第二側(cè)墻，相鄰所述第二側(cè)墻之間的刻蝕圖形沿第二方向延伸，且深度均相同。所述掩膜結(jié)構(gòu)用于形成尺寸深度相同的孔。

技術(shù)領(lǐng)域

本實用新型涉及半導體技術(shù)領(lǐng)域，尤其涉及一種掩膜結(jié)構(gòu)和一種存儲器。

背景技術(shù)

電容器作為集成電路中的必要元件之一，在電路中具有電壓調(diào)整、濾波存儲信號等功能，廣泛用于集成電路中，例如應(yīng)用于DRAM(Dynamic Random Access Memory)存儲器中。

在20nm以下的DRAM制程中，隨著電容孔尺寸的減小，由于浸潤式光刻機的極限，直接通過兩個方向曝光刻蝕不能形成小尺寸電容孔掩膜及電容孔結(jié)構(gòu)；因此，必須在現(xiàn)有技術(shù)基礎(chǔ)上，采用多重曝光技術(shù)形成更小尺寸的溝槽，然后通過兩個方向的小尺寸溝槽疊加形成更小的電容孔掩膜以及更小的電容孔結(jié)構(gòu)。

但是在雙重曝光過程中，形成的溝槽結(jié)構(gòu)深度不一致，且這種溝槽深度不一致會在圖形轉(zhuǎn)移到電容孔的掩膜過程中被放大，導致形成的電容孔掩膜有大小洞現(xiàn)象，或電容孔未打開現(xiàn)象，從而影響最終形成的DRAM存儲器的性能。

如何形成孔洞大小均勻的掩膜層，是目前亟待解決的問題。

實用新型內(nèi)容

本實用新型所要解決的技術(shù)問題是，提供一種掩膜結(jié)構(gòu)、一種存儲器，提高掩膜結(jié)構(gòu)內(nèi)的刻蝕圖形深度的一致性，從而提高存儲器的電容孔的尺寸的均勻性。

本實用新型的技術(shù)方案提供一種掩膜結(jié)構(gòu)，包括：依次堆疊的第一掩膜層、第一緩沖層以及位于所述第一緩沖層表面的第一側(cè)墻；相鄰所述第一側(cè)墻兩側(cè)之間的刻蝕圖形沿第一方向延伸，且深度均相同；覆蓋所述第一掩膜層、所述第一緩沖層和所述第一側(cè)墻并填充滿所述第一刻蝕圖形的第三掩膜層；位于所述第三掩膜層表面的第二緩沖層以及位于所述第二緩沖層表面的第二側(cè)墻，相鄰所述第二側(cè)墻之間的刻蝕圖形沿第二方向延伸，且深度均相同。

可選的，所述第一緩沖層包括多晶硅層、碳化硅層以及鍺硅層中的至少一層，所述第二緩沖層包括多晶硅層、碳化硅層以及鍺硅層中的至少一層。

可選的，所述第一掩膜層和所述第三掩膜層均包括有機掩膜層和硬掩膜層。

可選的，所述有機掩膜層包括含碳材料層，所述硬掩膜層包括氮氧化硅層。

可選的，所述第三掩膜層的所述有機掩膜層覆蓋所述第一掩膜層并填充滿相鄰所述第一側(cè)墻之間的刻蝕圖形，且與所述第一側(cè)墻的頂部表面齊平。

本實用新型的技術(shù)方案還提供一種掩膜結(jié)構(gòu)，包括：第一掩膜層；位于所述第一掩膜層表面的若干第一側(cè)墻；相鄰所述第一側(cè)墻之間的刻蝕圖形沿第一方向延伸，且深度均相同；覆蓋所述第一掩膜層和所述第一側(cè)墻并填充滿相鄰所述第一側(cè)墻之間的刻蝕圖形的第三掩膜層；位于所述第三掩膜層表面的第二側(cè)墻，相鄰所述第二側(cè)墻之間的刻蝕圖形沿第二方向延伸，且深度均相同。

可選的，所述第一掩膜層和第三掩膜層均包括有機掩膜層和硬掩膜層。

可選的，所述第一側(cè)墻和所述第一掩膜層的刻蝕選擇比大于5；所述第二側(cè)墻與所述第三掩膜層的刻蝕選擇比大于5。

本實用新型的技術(shù)方案還提供一種存儲器，包括：基底，所述基底內(nèi)形成有若干沿第一方向、第二方向陣列排布的電容孔，所有所述電容孔的尺寸均相同。

可選的，所述基底包括襯底和位于所述襯底表面的疊層結(jié)構(gòu)，所述疊層結(jié)構(gòu)包括交替層疊的犧牲層和支撐層；所述電容孔貫穿所述疊層結(jié)構(gòu)。