[實用新型]一種用于實現基于FPGA的SDRAM控制系統的硬件裝置

有效

• 申請號: 201920638540.0
• 申請日: 2019-05-06
• 公開（公告）號: CN210573757U
• 公開（公告）日: 2020-05-19
• 發明（設計）人: 曹志強;陳良;霍亮
• 申請（專利權）人: 華峰測控技術（天津）有限責任公司
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 北京華夏正合知識產權代理事務所(普通合伙) 11017
• 代理人: 韓登營

1.一種用于實現基于FPGA的SDRAM控制系統的硬件裝置，其特征在于，包括FPGA單元及與其連接的若干片SDRAM；

所述FPGA單元包括指令譯碼模塊、狀態機模塊、讀模塊、寫模塊、數據總線和控制總線；

所述指令譯碼模塊用于將來自外部總線的指令進行譯碼；

譯碼出讀指令時，所述指令譯碼模塊配置SDRAM地址和讀模塊內部緩存RAM的地址范圍，所述狀態機模塊用于接收所述讀指令，根據所述SDRAM地址選通單片或多片對應的SDRAM，控制讀模塊從對應的SDRAM讀出數據存入讀模塊的內部緩存，并根據讀模塊反饋的緩存狀態控制其緩存的數據回讀至外部總線或高速數據線；

所述讀模塊用于用于執行所述從對應的SDRAM讀出數據并根據所述讀模塊內部緩存RAM的地址范圍存入其內部緩存、執行對所述緩存狀態的反饋、執行所述緩存的數據回讀至外部總線或高速數據線；

譯碼出寫指令時，所述指令譯碼模塊配置SDRAM地址和寫模塊內部緩存RAM的地址范圍，所述狀態機模塊用于根據所述SDRAM地址選通單片或多片對應的SDRAM，并根據寫模塊反饋的緩存狀態控制其緩存的數據寫入對應的SDRAM；

所述寫模塊用于接收所述寫指令，根據所述寫模塊內部緩存RAM的地址范圍將來自外部總線的數據存入其內部緩存，執行對所述緩存狀態的反饋，執行所述緩存的數據寫入對應的SDRAM；

所述控制總線包括與所述狀態機模塊連接的CMD_BUS控制總線和REF_BUS控制總線，該CMD_BUS控制總線和REF_BUS控制總線通過多路器選擇開關與所述若干片SDRAM的管腳連接；所述CMD_BUS控制總線用于控制一片或若干片SDRAM的讀寫和刷新訪問；所述REF_BUS控制總線用于控制SDRAM進行一次自刷新，即在CMD_BUS控制總線讀寫訪問一片或若干片SDRAM時，該REF_BUS控制總線用以控制其他片SDRAM的刷新功能；

所述數據總線包括雙向三態數據總線，其數據輸入端連接所述寫模塊，其數據輸出端連接所述讀模塊，其IO端連接所述若干片SDRAM。

2.根據權利要求1所述的硬件裝置，其特征在于，所述寫模塊的內部緩存包括構成乒乓緩存機制的兩片緩存RAM。

3.根據權利要求1所述的硬件裝置，其特征在于，所述讀模塊的內部緩存包括兩倍于所述SDRAM數量的緩存RAM。