[實用新型]靜電放電保護電路及集成電路芯片

有效

• 申請號: 201920550016.8
• 申請日: 2019-04-22
• 公開（公告）號: CN209823413U
• 公開（公告）日: 2019-12-20
• 發明（設計）人: 許杞安
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H02H9/04
• 分類號: H02H9/04
• 代理公司: 11438 北京律智知識產權代理有限公司
• 代理人: 袁禮君;孫寶海

本實用新型公開了一種靜電放電保護電路及集成電路芯片。該靜電放電保護電路應用于集成電路芯片中，所述集成電路芯片包括：供電端、信號輸入端和接地端，所述靜電放電保護電路包括：第一保護電路及第二保護電路；所述第一保護電路包括：第一NMOS管；所述第二保護電路包括：電容、第二NMOS管及第三NMOS管；所述第一NMOS管與所述第二NMOS管共享柵極耦合效應。該靜電放電保護電路能夠使得高速輸入PAD依然可以采用柵極耦合效應的保護電路來提高靜電放電保護的能力。

技術領域

本實用新型涉及集成電路設計技術領域，具體而言，涉及一種靜電放電保護電路及集成電路芯片。

背景技術

隨著半導體工藝制程越來越先進，集成電路芯片的成本越來越低，面積越來越小，功能越來越強，處理速度越來越快。但同時晶體管柵氧化層的厚度也越來越小，這對靜電放電保護(ESD，Electro-Static discharge)電路的設計要求越來越高。如何做好高速集成電路芯片的靜電放電保護，面臨的挑戰更是越來越高。

為了提高集成電路產品的靜電放電保護，利用柵極耦合效應是一種常用的方法。圖1是根據一示例示出的現有應用于集成電路芯片中的靜電放電保護電路的示意圖。如圖1所示，它能降低NMOS管Mn10和NMOS管Mn20的觸發電壓，提高NMOS管的靜電泄放能力，提高NMOS管靜電泄放的反應速度。然而，這種方法若用于高速集成電路的輸入焊盤端(PAD)的靜電放電保護中，則會因為柵極耦合效應所利用的電容C01的存在，影響高速集成電路的速度。

在所述背景技術部分公開的上述信息僅用于加強對本實用新型背景的理解，因此它可以包括不構成對本領域普通技術人員已知的現有技術的信息。

實用新型內容

有鑒于此，本實用新型提供一種靜電放電保護電路及集成電路芯片。

本實用新型的其他特性和優點將通過下面的詳細描述變得顯然，或部分地通過本實用新型的實踐而習得。

根據本實用新型的一方面，提供一種靜電放電保護電路，應用于集成電路芯片中，所述集成電路芯片包括：供電端、信號輸入端和接地端，所述靜電放電保護電路包括：第一保護電路及第二保護電路；所述第一保護電路包括：第一NMOS管；所述第二保護電路包括：電容、第二NMOS管及第三NMOS管；其中，所述電容的一端電連接至所述供電端，所述電容的另一端電連接至所述第三NMOS管的漏極，所述第三NMOS管的源極電連接至所述接地端，所述第三NMOS管的柵極電連接至所述供電端；其中，所述第一NMOS管的漏極電連接至所述信號輸入端，所述第一NMOS管的源極電連接至所述接地端，所述第一NMOS管的柵極電連接至所述第三NMOS管的漏極；其中，所述第二NMOS管的漏極電連接至所述供電端，所述第二NMOS管的源極電連接至所述接地端，所述第二NMOS管的柵極電連接至所述第三NMOS管的漏極。

根據本實用新型的一實施方式，該靜電放電保護電路還包括：第一電阻；所述第一電阻的第一端電連接至所述信號輸入端。

根據本實用新型的一實施方式，該靜電放電保護電路還包括：第三保護電路；所述第三保護電路包括：第一PMOS管、第二PMOS管及第四NMOS管；其中，所述第一PMOS管的源極電連接至所述供電端，所述第一PMOS管的漏極電連接至所述第一電阻的第二端，所述第一PMOS管的柵極電連接至所述第二PMOS管的漏極；所述第二PMOS管的源極電連接至所述供電端，所述第二PMOS管的柵極電連接至所述接地端；所述第四NMOS管的源極電連接至所述接地端，所述第四NMOS管的漏極電連接至所述第一電阻的第二端，所述第四NMOS管的柵極電連接至所述第三NMOS管的漏極。

根據本實用新型的一實施方式，該第三保護電路還包括：第二電阻；其中，所述第二PMOS管的柵極通過所述第二電阻電連接至所述接地端。