[實用新型]一種查表數字電路

有效

• 申請號: 201920353195.6
• 申請日: 2019-03-20
• 公開（公告）號: CN209525652U
• 公開（公告）日: 2019-10-22
• 發明（設計）人: 武建峰;錢振煌;崔亞軍
• 申請（專利權）人: 泉州昆泰芯微電子科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 南京蘇科專利代理有限責任公司 32102
• 代理人: 姚姣陽

本實用新型公開了一種查表數字電路，其中查表數字電路由一個除法器、兩個乘法器、一個加法器和寄存器構成，已知三點以上的坐標并分解拉朗日二階插值公式，并按時序分階段復用除法器、乘法器及加法器，并將各階段運算結果通過寄存器暫存、用于后階段的運算中，繼而擬合曲線L（t）。應用本實用新型該查表數字電路，由于采用分時復用的設計優化了電路結構，將除法器和乘法器通過寄存器巧妙結合、多重復用，使得電路簡化至僅一個除法器，大幅減小了數字電路的總面積占幅，有利于在低速查表數字電路中廣泛應用。

技術領域

本實用新型涉及數字電路設計，尤其涉及一種用于朗格朗日二階插值的數字電路實現，屬于查表相關的數字電路領域。

背景技術

在查表電路中，拉格朗日二階插值被應用廣泛，相比于一階線性插值，它的精度更高，擬合曲線更加精確，所以在數字電路校準領域經常用到此類電路。但是，相比于二階插值，一階線行插值擬合的計算量小，電路所需的運算器件種類和數量都相對較少，因此數字電路的總面積占幅小。而二階插值擬合的計算量較大，需要進行多重的乘法、除法運算；本領域技術人員所熟知的是，在數字電路中除法器的面積比其它運算器件都更大，配置多個除法器所構成的數字運算電路，顯然無法滿足當前電路設計上體積精巧、細微的要求。

發明內容

本實用新型的目的旨在提出一種查表數字電路，解決朗格朗日二階插值計算量大而導致的電路面積占幅大的問題。

本實用新型的上述目的通過以下技術方案來實現：一種查表數字電路，用于拉格朗日二階插值擬合曲線，其特征在于：所述查表數字電路由一個除法器、兩個乘法器、一個加法器和寄存器構成，所述除法器的輸出端與其一乘法器之間通過一個寄存器相接，且其一乘法器的輸出接入另一乘法器的輸入端，另一乘法器的另一輸入端接入對應已知坐標點的y值，且所述另一乘法器的輸出端通過寄存器接入加法器，由此互聯相接成一體，且整個電路各組成部分按時序分時復用進行插值運算。

進一步地，已知三點的坐標為（t1，y1）、（t2，y2）、（t3，y3），所擬合的曲線L（t）參照拉格朗日二階插值公式為：

，

且公式中除法運算部分的格式相共性。

進一步地，所述查表數字電路中除法器具有x0、x1、x三個輸入端、具有DIV一個輸出端，且除法器的運算公式為：。

進一步地，所述查表數字電路配置有對應除法器輸出的第一層級寄存器。

進一步地，所述查表數字電路配置有對應成串乘法器輸出的第二層級寄存器。

進一步地，所述查表數字電路配置有對應加法器輸出的第三層級寄存器。

本實用新型上述技術方案較之于現有技術具有實質性特點和進步性，該電路采用分時復用的設計優化了電路結構，將除法器和乘法器通過寄存器巧妙結合、多重復用，使得電路簡化至僅一個除法器，大幅減小了數字電路的總面積占幅，有利于在低速查表數字電路中廣泛應用。

附圖說明

圖1是拉格朗日二階插值的擬合曲線示意圖。

圖2是除法器的輸入輸出結構圖。

圖3是本實用新型查表數字電路處理方法一種應用的時序結構圖。

圖4是圖3所示應用的實施步驟圖。

圖5是本實用新型查表數字電路一優選實施例的架構示意圖。

具體實施方式

為使本實用新型查表數字電路更易于理解其創新核心及技術效果，下面結合附圖對本實用新型技術方案的優選、具體實施例作進一步說明。