[實用新型]一種查表數字電路

有效

• 申請號: 201920353195.6
• 申請日: 2019-03-20
• 公開（公告）號: CN209525652U
• 公開（公告）日: 2019-10-22
• 發明（設計）人: 武建峰;錢振煌;崔亞軍
• 申請（專利權）人: 泉州昆泰芯微電子科技有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 南京蘇科專利代理有限責任公司 32102
• 代理人: 姚姣陽

1.一種查表數字電路，用于拉格朗日二階插值擬合曲線，其特征在于：所述查表數字電路由一個除法器、兩個乘法器、一個加法器和寄存器構成，所述除法器的輸出端與其一乘法器之間通過一個寄存器相接，且其一乘法器的輸出接入另一乘法器的輸入端，另一乘法器的另一輸入端接入對應已知坐標點的y值，且所述另一乘法器的輸出端通過寄存器接入加法器，由此互聯相接成一體，且整個電路各組成部分按時序分時復用進行插值運算。

2.根據權利要求1所述查表數字電路，其特征在于：已知三點的坐標為（t1，y1）、（t2，y2）、（t3，y3），所擬合的曲線L（t）參照拉格朗日二階插值公式為：

，

且公式中除法運算部分的格式相共性。

3.根據權利要求1所述查表數字電路，其特征在于：所述查表數字電路中除法器具有x0、x1、x三個輸入端、具有DIV一個輸出端，且除法器的運算公式為：。

4.根據權利要求1所述查表數字電路，其特征在于：所述查表數字電路配置有對應除法器輸出的第一層級寄存器。

5.根據權利要求1所述查表數字電路，其特征在于：所述查表數字電路配置有對應成串乘法器輸出的第二層級寄存器。

6.根據權利要求1所述查表數字電路，其特征在于：所述查表數字電路配置有對應加法器輸出的第三層級寄存器。