[實用新型]一種存算一體芯片

有效

• 申請?zhí)枺?/td>: 201920246685.6
• 申請日: 2019-02-26
• 公開（公告）號: CN209388707U
• 公開（公告）日: 2019-09-13
• 發(fā)明（設計）人: 王紹迪
• 申請（專利權）人: 北京知存科技有限公司
• 主分類號: G11C16/08
• 分類號: G11C16/08;G11C16/10;G11C16/12;G11C16/26
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種存算一體芯片，其特征在于，包括：多個輸入接口、多個多路選擇器、多個DAC、多個多路分配器以及閃存單元陣列；

多個多路分配器的輸入端與多個DAC的輸出端一一對應連接；

任一多路分配器的多個輸出端與所述閃存單元陣列中多行閃存單元一一對應連接，且每行閃存單元僅對應連接一個多路分配器的一個輸出端；

每個DAC的輸入端通過一多路選擇器連接多個輸入接口，每個DAC對應的輸入接口數(shù)量等于其對應的多路分配器所連接的閃存單元的行數(shù)。

2.根據(jù)權利要求1所述的存算一體芯片，其特征在于，還包括：控制模塊，所述控制模塊連接各多路分配器和各多路選擇器的控制端，用于向多路分配器和多路選擇器的控制端傳輸選擇信號。

3.根據(jù)權利要求1所述的存算一體芯片，其特征在于，所述閃存單元陣列包括多個閃存子陣列；每個所述閃存子陣列的一行閃存單元對應一個多路分配器的一個輸出端，多行閃存單元對應多個多路分配器。

4.根據(jù)權利要求3所述的存算一體芯片，其特征在于，所述閃存子陣列的物理行地址連續(xù)。

5.根據(jù)權利要求3所述的存算一體芯片，其特征在于，所述閃存子陣列的物理行地址間隔預設距離。

6.根據(jù)權利要求1所述的存算一體芯片，其特征在于，還包括：多個轉換支路，所述轉換支路連接在對應的DAC的輸出端和多路分配器的輸入端之間，用于將模擬電流信號轉換成模擬電壓信號；

所述轉換支路包括：多個并聯(lián)的可編程半導體器件，每個所述可編程半導體器件的柵極與漏極相連，并連接在DAC與多路分配器之間的線路上；每個所述可編程半導體器件的源極接入第一偏置電壓。

7.根據(jù)權利要求1所述的存算一體芯片，其特征在于，還包括：多個轉換支路，所述轉換支路連接在對應的DAC的輸出端和多路分配器的輸入端之間，用于將模擬電流信號轉換成模擬電壓信號；

所述轉換支路包括：運算放大器以及多個并聯(lián)的可編程半導體器件；

多個可編程半導體器件的漏極均連接至所述運算放大器的反相輸入端，源極均連接至所述運算放大器的輸出端，柵極均連接固定偏壓；

所述運算放大器的正相輸入端連接所述固定偏壓，輸出端連接至對應的多路分配器的輸入端，反相輸入端連接至對應的DAC的輸出端。

8.根據(jù)權利要求2所述的存算一體芯片，其特征在于，還包括：連接所述控制模塊的編程電路，所述編程電路連接閃存單元陣列中每一個閃存單元的源極、柵極和/或襯底，用于在所述控制模塊的控制下調控各閃存單元的閾值電壓，

所述編程電路包括：用于產生編程電壓或者擦除電壓的電壓產生電路以及用于將所述編程電壓加載至選定的可編程半導體器件的電壓控制電路。

9.根據(jù)權利要求1至7任一項所述的存算一體芯片，其特征在于，還包括：行列譯碼器，連接所述閃存單元陣列，用于進行行列譯碼。