[實(shí)用新型]一種MLVDS通訊測(cè)試設(shè)備

有效

• 申請(qǐng)?zhí)枺?/td>: 201920161072.2
• 申請(qǐng)日: 2019-01-29
• 公開（公告）號(hào): CN209462394U
• 公開（公告）日: 2019-10-01
• 發(fā)明（設(shè)計(jì)）人: 湯建華
• 申請(qǐng)（專利權(quán)）人: 成都西科微波通訊有限公司
• 主分類號(hào): H04L12/26
• 分類號(hào): H04L12/26
• 代理公司: 成都正華專利代理事務(wù)所(普通合伙) 51229
• 代理人: 何凡;李蕊

1.一種MLVDS通訊測(cè)試設(shè)備，其特征在于：包括型號(hào)為XC3S1400AN-4FGG676I的FPGA模塊，與所述FPGA模塊相連接的晶振單元、電源模塊、多點(diǎn)低電壓差分信號(hào)傳輸收發(fā)器和RS232線路驅(qū)動(dòng)器，以及與所述多點(diǎn)低電壓差分信號(hào)傳輸收發(fā)器和FPGA模塊相連接且用于插接MLVDS通訊設(shè)備的插座X4；所述晶振單元、多點(diǎn)低電壓差分信號(hào)傳輸收發(fā)器和RS232線路驅(qū)動(dòng)器分別與所述電源模塊相連接。

2.根據(jù)權(quán)利要求1所述的MLVDS通訊測(cè)試設(shè)備，其特征在于：所述電源模塊包括型號(hào)為IDT74FCT164245TPV的芯片D3和型號(hào)均為LT1764AEQ的芯片V1、芯片V2和芯片V3；所述芯片D3的引腳42分別連接3.3V外部電源和電容C26的一端，所述電容C26的另一端連接芯片D3的引腳34；所述芯片D3的引腳31分別連接3.3V外部電源和電容C27的一端，所述電容C27的另一端連接芯片D3的引腳25；所述芯片D3的引腳7通過電容C24連接芯片D3的引腳15；所述芯片D3的引腳18通過電容C25連接芯片D3的引腳21；所述芯片D3的引腳1連接電阻R17的一端，所述電阻R17的另一端作為一個(gè)5V電源輸出端；所述芯片D3的引腳24連接電阻R18的一端，所述電阻R18的另一端作為另一個(gè)5V電源輸出端；

所述芯片V1的引腳1分別連接任意一個(gè)5V電源輸出端、有極性電容C1的正極、電容C8的一端和芯片V1的引腳2；所述有極性電容C1的負(fù)極分別連接電容C8的另一端、芯片V1的引腳3、芯片V1的引腳0、有極性電容C2的負(fù)極和電容C9的一端并接地；所述有極性電容C2的正極分別連接電容C9的另一端、芯片V1的引腳4和芯片V1的引腳5并作為3.3V電源輸出端；

所述芯片V2的引腳1分別連接任意一個(gè)5V電源輸出端、有極性電容C3的正極、電容C10的一端和芯片V2的引腳2，所述有極性電容C3的負(fù)極分別連接電容C10的另一端、芯片V2的引腳3、芯片V2的引腳0、電阻R2的一端、有極性電容C4的負(fù)極和電容C11的一端并接地；所述電阻R2的另一端分別連接電阻R3的一端和芯片V2的引腳5；所述電阻R3的另一端分別連接芯片V2的引腳4、有極性電容C4的正極和電容C11的另一端并作為2.5V電源輸出端；

所述芯片V3的引腳1分別連接任意一個(gè)5V電源輸出端、有極性電容C5的正極、電容C12的一端和芯片V3的引腳2；所述有極性電容C5的負(fù)極分別連接電容C12的另一端、芯片V3的引腳3、芯片V3的引腳0、有極性電容C6的負(fù)極和電容C13的一端并接地；所述有極性電容C6的正極分別連接芯片V3的引腳4、芯片V3的引腳5和電容C13的另一端并作為1.2V電源輸出端。