[發(fā)明專(zhuān)利]一種適用于ATE測(cè)試的皮安級(jí)小電流測(cè)試電路

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• 申請(qǐng)?zhí)枺?/td>: 201911423784.8
• 申請(qǐng)日: 2019-12-31
• 公開(kāi)（公告）號(hào): CN110895290A
• 公開(kāi)（公告）日: 2020-03-20
• 發(fā)明（設(shè)計(jì)）人: 湯偉芳;戴銳青;桑一梅;裴忠誠(chéng);李海;王成
• 申請(qǐng)（專(zhuān)利權(quán)）人: 蘇州經(jīng)貿(mào)職業(yè)技術(shù)學(xué)院
• 主分類(lèi)號(hào): G01R19/00
• 分類(lèi)號(hào): G01R19/00
• 代理公司: 上海漢聲知識(shí)產(chǎn)權(quán)代理有限公司 31236
• 代理人: 黃超宇;胡晶

本發(fā)明公開(kāi)了一種適用于ATE測(cè)試的皮安級(jí)小電流測(cè)試電路，包括差分電壓測(cè)試電路和等電勢(shì)保護(hù)電路，差分電壓測(cè)試電路包括第一運(yùn)算放大器、串聯(lián)電阻和待測(cè)芯片，第一運(yùn)算放大器的正極輸入端連接外部ATE差分電壓測(cè)試設(shè)備的正極，負(fù)極輸入端連接串聯(lián)電阻的右端，第一運(yùn)算放大器的輸出端分別連接外部ATE差分電壓測(cè)試設(shè)備的負(fù)極和串聯(lián)電阻的左端，串聯(lián)電阻的右端連接待測(cè)芯片；等電勢(shì)保護(hù)電路包括第二運(yùn)算放大器，第二運(yùn)算放大器的正極輸入端連接外部ATE差分電壓測(cè)試設(shè)備的正極，負(fù)極輸入端分別連接第二運(yùn)算放大器的輸出端和待測(cè)芯片。

技術(shù)領(lǐng)域

本發(fā)明涉及測(cè)試電路領(lǐng)域，特別涉及一種適用于ATE測(cè)試的皮安級(jí)小電流測(cè)試電路。

背景技術(shù)

針對(duì)當(dāng)前芯片的集成度越來(lái)越高，市場(chǎng)對(duì)于芯片的功耗要求也越來(lái)越高，從而對(duì)芯片漏電允許的量級(jí)也由納安提高到了皮安。而當(dāng)前市場(chǎng)主流的ATE測(cè)試設(shè)備均很難達(dá)到皮安級(jí)的測(cè)量精度。將所述皮安級(jí)小電流測(cè)試電路設(shè)計(jì)在ATE測(cè)試設(shè)備與待測(cè)芯片連接的Load Board上，可將當(dāng)前ATE測(cè)試設(shè)備的電流測(cè)量精度由納安級(jí)提高到皮安級(jí)。

發(fā)明內(nèi)容

為了克服現(xiàn)有技術(shù)中的不足，本發(fā)明提供一種適用于ATE測(cè)試的皮安級(jí)小電流測(cè)試電路，解決現(xiàn)有技術(shù)中的ATE測(cè)試設(shè)備均很難達(dá)到皮安級(jí)的測(cè)量精度的問(wèn)題。

為了達(dá)到上述發(fā)明目的，解決其技術(shù)問(wèn)題所采用的技術(shù)方案如下：

一種適用于ATE測(cè)試的皮安級(jí)小電流測(cè)試電路，包括差分電壓測(cè)試電路和等電勢(shì)保護(hù)電路，其中：

所述差分電壓測(cè)試電路包括第一運(yùn)算放大器、串聯(lián)電阻和待測(cè)芯片，所述第一運(yùn)算放大器的正極輸入端連接外部ATE差分電壓測(cè)試設(shè)備的正極，負(fù)極輸入端連接所述串聯(lián)電阻的右端，所述第一運(yùn)算放大器的輸出端分別連接外部ATE差分電壓測(cè)試設(shè)備的負(fù)極和所述串聯(lián)電阻的左端，所述串聯(lián)電阻的右端連接所述待測(cè)芯片；

所述等電勢(shì)保護(hù)電路包括第二運(yùn)算放大器，所述第二運(yùn)算放大器的正極輸入端連接外部ATE差分電壓測(cè)試設(shè)備的正極，負(fù)極輸入端分別連接所述第二運(yùn)算放大器的輸出端和所述待測(cè)芯片。

進(jìn)一步的，所述串聯(lián)電阻的阻值選擇在百兆歐姆數(shù)量級(jí)。

優(yōu)選的，所述串聯(lián)電阻的阻值為100兆-200兆歐姆。

進(jìn)一步的，所述串聯(lián)電阻的右端電壓值高于所述串聯(lián)電阻的左端電壓值。

進(jìn)一步的，所述串聯(lián)電阻上的負(fù)載電流與所述待測(cè)芯片的漏電流相同。

進(jìn)一步的，所述待測(cè)芯片的漏電流為I＝U/R，其中，U為所述串聯(lián)電阻的分壓，R為所述串聯(lián)電阻的阻值。

進(jìn)一步的，所述第一運(yùn)算放大器的正極輸入端的輸入電壓為所述待測(cè)芯片管腳的測(cè)試電壓。

進(jìn)一步的，所述第一運(yùn)算放大器的正極輸入端和負(fù)極輸入端的輸入電壓相同。

進(jìn)一步的，所述第二運(yùn)算放大器的正極輸入端的輸入電壓為所述待測(cè)芯片管腳的測(cè)試電壓。

進(jìn)一步的，所述第二運(yùn)算放大器的正極輸入端和負(fù)極輸入端的輸入電壓相同。

本發(fā)明由于采用以上技術(shù)方案，使之與現(xiàn)有技術(shù)相比，具有以下的優(yōu)點(diǎn)和積極效果：

本發(fā)明一種適用于ATE測(cè)試的皮安級(jí)小電流測(cè)試電路，將所述皮安級(jí)小電流測(cè)試電路設(shè)計(jì)在ATE測(cè)試設(shè)備與待測(cè)芯片連接的Load Board上，可將當(dāng)前ATE測(cè)試設(shè)備的電流測(cè)量精度由納安級(jí)提高到皮安級(jí)。由于印刷電路板的介質(zhì)基板實(shí)際情況下并不能保證完全絕緣，因此在皮安級(jí)電流測(cè)試時(shí)需要考慮該部分漏電，本發(fā)明采用等電勢(shì)電壓線將待測(cè)芯片管腳測(cè)量電路完全包圍且測(cè)試孔或SMA測(cè)試接頭外圍原本接地部分也需接等電勢(shì)線的方案，可保證整條測(cè)試鏈路均在等電勢(shì)下，從而保證其受PCB物理漏電的影響盡可能的小。

附圖說(shuō)明