[發(fā)明專利]一種仿真數(shù)據(jù)處理方法及系統(tǒng)

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• 申請(qǐng)?zhí)枺?/td>: 201911415451.0
• 申請(qǐng)日: 2019-12-31
• 公開（公告）號(hào): CN111125978A
• 公開（公告）日: 2020-05-08
• 發(fā)明（設(shè)計(jì)）人: 王俊杰;林鎧鵬;李艷榮;黃國勇
• 申請(qǐng)（專利權(quán)）人: 國微集團(tuán)（深圳）有限公司
• 主分類號(hào): G06F30/331
• 分類號(hào): G06F30/331;G06F30/343;H03M7/30
• 代理公司: 深圳市康弘知識(shí)產(chǎn)權(quán)代理有限公司 44247
• 代理人: 吳敏

本發(fā)明公開了一種仿真數(shù)據(jù)處理方法及系統(tǒng)，所述方法包括：同步采集所述多個(gè)FPGA的仿真波形數(shù)據(jù)，并對(duì)每一次采集周期內(nèi)采集到的每個(gè)FPGA的波形數(shù)據(jù)添加時(shí)間戳；根據(jù)所述時(shí)間戳將所述多個(gè)FPGA的波形數(shù)據(jù)采用鏈表的形式進(jìn)行存儲(chǔ)。采用本發(fā)明的技術(shù)方案，可確保多個(gè)FPGA的波形數(shù)據(jù)不錯(cuò)亂。

技術(shù)領(lǐng)域

本發(fā)明涉及芯片仿真領(lǐng)域，尤其涉及一種仿真數(shù)據(jù)處理方法及系統(tǒng)。

背景技術(shù)

對(duì)大規(guī)模SOC芯片設(shè)計(jì)進(jìn)行仿真時(shí)，經(jīng)常會(huì)用到多顆FPGA，首先對(duì)SOC設(shè)計(jì)進(jìn)行分割，然后運(yùn)行在多顆FPGA上。這時(shí)，采集波形數(shù)據(jù)時(shí)，需要把多顆FPGA上的波形數(shù)據(jù)全部采集并匯總。此時(shí)波形數(shù)據(jù)的存儲(chǔ)和處理方法至關(guān)重要，關(guān)系到系統(tǒng)仿真的速度和可靠性。

現(xiàn)有技術(shù)方案中，采集FPGA波形數(shù)據(jù)的方法主要是按照時(shí)間順序前后依次存儲(chǔ)。隨著SOC規(guī)模擴(kuò)大，F(xiàn)PGA數(shù)量也隨著增加，這時(shí)傳統(tǒng)的技術(shù)方案面臨越來越多的速度和可靠性問題。

上述技術(shù)方案在仿真的SOC芯片規(guī)模不大的時(shí)候是可行的。但是隨著SOC芯片規(guī)模擴(kuò)大，復(fù)雜度提升，波形數(shù)據(jù)量急速增大，對(duì)數(shù)據(jù)傳輸帶寬提出了更高的要求，單顆FPGA的數(shù)據(jù)帶寬可以達(dá)到3Gbps級(jí)別以上，多顆FPGA數(shù)據(jù)采集時(shí)的帶寬3*NGbps。匯總波形數(shù)據(jù)時(shí)的處理帶寬是有限的，當(dāng)處理多顆FPGA不及時(shí)的時(shí)候，會(huì)造成波形數(shù)據(jù)的丟失或者錯(cuò)亂。

發(fā)明內(nèi)容

本發(fā)明的目的是針對(duì)上述現(xiàn)有技術(shù)中處理多顆FPGA仿真數(shù)據(jù)不及時(shí)造成波形數(shù)據(jù)的丟失或者錯(cuò)亂的問題，提出一種仿真數(shù)據(jù)處理方法。

本發(fā)明實(shí)施例中，提供了一種仿真數(shù)據(jù)處理方法，所述仿真將一個(gè)數(shù)字產(chǎn)品設(shè)計(jì)分拆到多個(gè)FPGA中進(jìn)行同步仿真，所述方法包括：

同步采集所述多個(gè)FPGA的仿真波形數(shù)據(jù)，并對(duì)每一次采集周期內(nèi)采集到的每個(gè)FPGA的波形數(shù)據(jù)添加時(shí)間戳；

根據(jù)所述時(shí)間戳將所述多個(gè)FPGA的波形數(shù)據(jù)采用鏈表的形式進(jìn)行存儲(chǔ)。

本發(fā)明實(shí)施例中，所述鏈表的數(shù)據(jù)結(jié)構(gòu)包括：

時(shí)間戳+數(shù)據(jù)包1+數(shù)據(jù)包2+……+數(shù)據(jù)包N，

其中，N為自然數(shù)，每個(gè)數(shù)據(jù)包中都包含F(xiàn)PGA的序號(hào)以及對(duì)應(yīng)于所述時(shí)間戳采集到的波形數(shù)據(jù)。

本發(fā)明實(shí)施例中，存儲(chǔ)所述多個(gè)FPGA的波形數(shù)據(jù)之前，還包括：

對(duì)每個(gè)FPGA的波形數(shù)據(jù)進(jìn)行數(shù)據(jù)壓縮處理。

本發(fā)明實(shí)施例中，采用LZ77壓縮算法對(duì)每個(gè)FPGA的波形數(shù)據(jù)進(jìn)行數(shù)據(jù)壓縮處理。

本發(fā)明實(shí)施例中，還提供了一種仿真數(shù)據(jù)處理系統(tǒng)，其包括：

多個(gè)FPGA，分別用于對(duì)從一個(gè)數(shù)字產(chǎn)品設(shè)計(jì)分拆出的多個(gè)部分進(jìn)行同步仿真；

數(shù)據(jù)采集模塊，用于同步采集所述多個(gè)FPGA的仿真波形數(shù)據(jù)，并對(duì)每一次采集周期內(nèi)采集到的每個(gè)FPGA的波形數(shù)據(jù)添加時(shí)間戳；

數(shù)據(jù)存儲(chǔ)模塊，用于根據(jù)所述時(shí)間戳將所述多個(gè)FPGA的波形數(shù)據(jù)采用鏈表的形式進(jìn)行存儲(chǔ)。

本發(fā)明實(shí)施例中，所述鏈表的數(shù)據(jù)結(jié)構(gòu)包括：

時(shí)間戳+數(shù)據(jù)包1+數(shù)據(jù)包2+……+數(shù)據(jù)包N，

其中，N為自然數(shù)，每個(gè)數(shù)據(jù)包中都包含F(xiàn)PGA的序號(hào)以及對(duì)應(yīng)于所述時(shí)間戳采集到的波形數(shù)據(jù)。

本發(fā)明實(shí)施例中，所述的仿真數(shù)據(jù)處理系統(tǒng)，還包括：

時(shí)鐘源，用于為所述數(shù)據(jù)采集模塊產(chǎn)生的時(shí)間戳提供時(shí)鐘基準(zhǔn)。

本發(fā)明實(shí)施例中，所述的仿真數(shù)據(jù)處理系統(tǒng)，還包括：