[發(fā)明專利]3D存儲(chǔ)器件及其制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201911414935.3
• 申請(qǐng)日: 2019-12-31
• 公開（公告）號(hào): CN111180451B
• 公開（公告）日: 2023-04-11
• 發(fā)明（設(shè)計(jì)）人: 劉沙沙
• 申請(qǐng)（專利權(quán)）人: 長(zhǎng)江存儲(chǔ)科技有限責(zé)任公司
• 主分類號(hào): H10B41/35
• 分類號(hào): H10B41/35;H10B41/20;H10B43/35;H10B43/20
• 代理公司: 北京成創(chuàng)同維知識(shí)產(chǎn)權(quán)代理有限公司 11449
• 代理人: 岳丹丹

公開了一種3D存儲(chǔ)器件及其制造方法，3D存儲(chǔ)器件包括：襯底；位于襯底上方的柵疊層結(jié)構(gòu)；以及貫穿柵疊層結(jié)構(gòu)的多個(gè)溝道柱，溝道柱包括功能層、溝道層以及填充層；位于溝道柱下方的外延層，并與溝道層接觸；功能層包括柵氧化層、電荷存儲(chǔ)層以及隧穿氧化層；位于溝道柱頂部的電荷存儲(chǔ)層上方的氧化層；位于溝道柱頂部的插塞結(jié)構(gòu)，插塞結(jié)構(gòu)完全覆蓋溝道柱；其中，溝道柱頂部的電荷存儲(chǔ)層由氧化層與插塞結(jié)構(gòu)隔離。本發(fā)明實(shí)施例在溝道柱的頂部的電荷存儲(chǔ)層與其上方的插塞結(jié)構(gòu)隔離，從而使得電荷存儲(chǔ)層與溝道層在溝道柱的頂部隔離，避免電荷存儲(chǔ)層上的電荷通過插塞結(jié)構(gòu)泄漏到溝道層中，從而提高3D存儲(chǔ)器的頂部選擇柵極的閾值電壓的穩(wěn)定性。

技術(shù)領(lǐng)域

本發(fā)明涉及存儲(chǔ)器技術(shù)領(lǐng)域，特別涉及3D存儲(chǔ)器件及其制造方法。

背景技術(shù)

存儲(chǔ)器件的存儲(chǔ)密度的提高與半導(dǎo)體制造工藝的進(jìn)步密切相關(guān)。隨著半導(dǎo)體制造工藝的孔徑越來越小，存儲(chǔ)器件的存儲(chǔ)密度越來越高。為了進(jìn)一步提高存儲(chǔ)密度，已經(jīng)開發(fā)出三維結(jié)構(gòu)的存儲(chǔ)器件(即，3D存儲(chǔ)器件)。3D存儲(chǔ)器件包括沿著垂直方向堆疊的多個(gè)存儲(chǔ)單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本。

現(xiàn)有3D?NAND存儲(chǔ)器的形成過程一般包括：在襯底上形成氮化硅層151和氧化硅層152(圖中未示出)交替層疊的絕緣疊層結(jié)構(gòu)150(圖中未示出)；刻蝕所述絕緣疊層結(jié)構(gòu)，在絕緣疊層結(jié)構(gòu)中形成溝道孔，在形成溝道孔后，刻蝕溝道孔底部的襯底，在襯底中形成凹槽；在溝道孔底部的凹槽中，通過選擇性外延生長(zhǎng)(Selective?Epitaxial?Growth)形成外延硅層，通常該外延硅層也稱作SEG；在所述溝道孔的側(cè)壁和底部中形成功能層(ONO層)和溝道層，所述溝道層與外延硅層(SEG)連接，其中，功能層包括柵氧化層114、位于柵氧化層上的電荷存儲(chǔ)層113以及位于電荷存儲(chǔ)層上的隧穿氧化層112，所選的材料可以是氧化物-氮化物-氧化物(ONO)的單層和/或多層組合結(jié)構(gòu)；采用原子層沉積(Atomic?LayerDeposition，簡(jiǎn)稱ALD)在所述溝道層上形成填充層115，回蝕刻所述填充層形成凹槽，在凹槽內(nèi)沉積多晶硅(Poly)形成沿溝道孔側(cè)壁上帶有ONO層的多晶硅插塞116(Poly?Plug)；去除氮化硅層，在去除氮化硅層的位置形成柵極金屬121、122和123，形成柵疊層結(jié)構(gòu)120。在多晶硅插塞(Poly?Plug)116上形成金屬通孔117(metal?Via)，多晶硅插塞116通過金屬通孔117與后續(xù)制程(BEOL)中金屬層連接，如圖1a所示。為了使多晶硅插塞與金屬通孔有效的對(duì)準(zhǔn)，擴(kuò)展多晶硅插塞的孔徑，使其孔徑與溝道孔的孔徑一樣，如圖1b所示。

此時(shí)所述功能層的電荷存儲(chǔ)層113在頂部經(jīng)由多晶硅插塞116與溝道層111接觸。由于頂部選擇柵極(Top?Select?Gate，TSG)的電荷束縛能力較差，電荷存儲(chǔ)層上的電荷很容易經(jīng)由多晶硅插塞泄漏到溝道層中，將導(dǎo)致頂部選擇柵極TSG的閾值電壓Vt偏移，影響3D存儲(chǔ)器件的性能，尤其在擦除或者讀取/寫入過程中。在反復(fù)的擦除或者讀取/寫入后，拐角處將積累大量電荷，進(jìn)一步使頂部選擇柵極TSG的閾值電壓Vt偏移。

發(fā)明內(nèi)容

鑒于上述問題，本發(fā)明的目的在于提供一種3D存儲(chǔ)器件及其制造方法，在功能層的頂部將電荷存儲(chǔ)層和多晶硅插塞隔離開，提高3D存儲(chǔ)器的頂部選擇柵極的閾值電壓的穩(wěn)定性。

根據(jù)本發(fā)明的一方面，提供一種3D存儲(chǔ)器件的制造方法，包括：在襯底上方形成絕緣疊層結(jié)構(gòu)，所述絕緣疊層結(jié)構(gòu)包括交替堆疊的犧牲層和絕緣層；形成貫穿所述絕緣疊層結(jié)構(gòu)的多個(gè)溝道柱，所述溝道柱包括功能層、位于所述功能層上的溝道層以及位于所述溝道層上的填充層，其中，所述功能層包括柵氧化層、位于柵氧化層上的電荷存儲(chǔ)層以及位于電荷存儲(chǔ)層上的隧穿氧化層；去除所述溝道柱頂部的電荷存儲(chǔ)層以形成空隙以及在所述空隙內(nèi)形成氧化層；去除所述溝道柱頂部的所述柵氧化層、所述隧穿氧化層、所述氧化層以及所述填充層，以形成凹槽；在所述凹槽內(nèi)沉積多晶硅形成插塞結(jié)構(gòu)；其中，所述溝道柱頂部的電荷存儲(chǔ)層由所述氧化層與插塞結(jié)構(gòu)隔離。

優(yōu)選地，形成所述溝道柱之前還包括：在所述絕緣疊層結(jié)構(gòu)上形成第一硬掩模層，所述第一硬掩模層為氧化物層。