[發明專利]三維半導體存儲器件及其制造方法

在審

• 申請號: 201911399515.2
• 申請日: 2019-12-27
• 公開（公告）號: CN111435664A
• 公開（公告）日: 2020-07-21
• 發明（設計）人: 李亥濬;安圣洙;金荷那
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11551
• 分類號: H01L27/11551;H01L27/11578
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 楊姍

提供了一種三維半導體存儲器件。該存儲器件包括：襯底，具有單元陣列區域以及與單元陣列區域相鄰的連接區域，連接區域包括第一焊盤區域和第二焊盤區域；電極結構，包括堆疊在襯底上的電極，電極結構包括形成上部階梯結構的上部；第一虛設結構，與電極結構的上部橫向間隔開，并且設置在第一焊盤區域上；以及第二虛設結構，與電極結構的上部橫向間隔開，并設置在第二焊盤區域上。第一虛設結構和第二虛設結構中的每一個包括虛設階梯結構，并且第一虛設結構位于比第二虛設結構更高的水平面處。

相關申請的交叉引用

本申請要求于2019年1月15日在韓國知識產權局提交的韓國專利申請No.10-2019-0005288的優先權，其全部公開內容通過引用合并于本文。

技術領域

根據示例實施例的裝置和方法涉及三維(3D)半導體器件，更具體地，涉及高度集成的3D半導體存儲器件及其制造方法。

背景技術

半導體器件已經越來越集成化，從而提供了改進的性能和更低的制造成本。半導體器件的集成密度直接影響半導體器件的成本，因此對高度集成的半導體器件的需求增加。典型的二維(2D)或平面半導體器件的集成密度對應于單位存儲器單元占據的面積。因此，典型的2D或平面半導體器件的集成密度可能受到形成精細圖案的技術的極大影響。然而，因為需要極高價格的裝置來形成精細圖案，所以2D半導體器件的集成密度受到限制。因此，需要3D半導體存儲器件來克服上述限制。3D半導體存儲器件可以包括三維布置的存儲器單元。

發明內容

一個或多個示例實施例提供了一種具有增加的集成密度的3D半導體存儲器件。

一個或多個示例實施例提供了一種制造具有增加的集成密度的3D半導體存儲器件的方法。

根據示例性實施例的一個方面，提供了一種制造三維半導體存儲器件的方法，該方法包括：制備襯底，該襯底包括單元陣列區域以及沿第一方向與單元陣列區域相鄰的連接區域，連接區域包括沿第二方向布置的第一焊盤區域和第二焊盤區域，第二方向與第一方向相交；在襯底上形成薄層結構，該薄層結構包括交替堆疊的水平層和絕緣層；通過在第一焊盤區域和第二焊盤區域上對薄層結構的一部分重復執行單層蝕刻工藝來形成虛設結構；通過在第一焊盤區域上對虛設結構的一部分和薄層結構的一部分執行第一多層蝕刻工藝，在第一焊盤區域上形成第一虛設結構并且在第二焊盤區域上形成第二虛設結構，第一虛設結構和第二虛設結構位于距襯底不同的水平面處；以及通過在第一焊盤區域和第二焊盤區域上對第一虛設結構和第二虛設結構的一部分和薄層結構的另一部分重復執行第二多層蝕刻工藝來形成電極結構。

根據示例性實施例的另一方面，提供了一種制造三維半導體存儲器件的方法，該方法包括：制備襯底，該襯底包括單元陣列區域以及與單元陣列區域相鄰的連接區域；在襯底上形成薄層結構，該薄層結構包括交替堆疊的水平層和絕緣層；通過在連接區域上對薄層結構的一部分重復執行單層蝕刻工藝來形成虛設結構，該虛設結構包括：第一階梯結構，彼此背離并且沿第一方向形成；以及第二階梯結構，彼此背離并且沿第二方向形成，第二方向與第一方向相交；通過對薄層結構和虛設結構的一部分執行第一多層蝕刻工藝，在距襯底不同的水平面處形成第一虛設結構和第二虛設結構；以及通過對第一虛設結構、第二虛設結構和薄層結構的一部分重復執行第二多層蝕刻工藝來形成電極結構。

根據示例實施例的一個方面，提供了一種三維半導體存儲器件，包括：襯底，包括單元陣列區域以及沿第一方向與單元陣列區域相鄰的連接區域，連接區域包括沿第二方向彼此相鄰的第一焊盤區域和第二焊盤區域，第二方向與第一方向相交；電極結構，包括豎直堆疊在襯底上的多個電極，電極結構包括上部，上部沿第一方向在連接區域上形成上部階梯結構；第一虛設結構，與電極結構的上部橫向間隔開，并且設置在第一焊盤區域上；以及第二虛設結構，與電極結構的上部橫向間隔開，并設置在第二焊盤區域上。第一虛設結構和第二虛設結構中的每一個包括沿第一方向和第二方向形成的虛設階梯結構，并且第一虛設結構位于距襯底的第一水平面處，并且第二虛設結構位于距襯底的第二水平面處，第二水平面高于第一水平面。