[發(fā)明專利]三維半導(dǎo)體存儲(chǔ)器件及其制造方法

在審

• 申請?zhí)枺?/td>: 201911399515.2
• 申請日: 2019-12-27
• 公開（公告）號: CN111435664A
• 公開（公告）日: 2020-07-21
• 發(fā)明（設(shè)計(jì)）人: 李亥濬;安圣洙;金荷那
• 申請（專利權(quán)）人: 三星電子株式會(huì)社
• 主分類號: H01L27/11551
• 分類號: H01L27/11551;H01L27/11578
• 代理公司: 中科專利商標(biāo)代理有限責(zé)任公司 11021
• 代理人: 楊?yuàn)?/td>

1.一種制造三維3D半導(dǎo)體存儲(chǔ)器件的方法，所述方法包括：

制備襯底，所述襯底包括單元陣列區(qū)域以及沿第一方向與所述單元陣列區(qū)域相鄰的連接區(qū)域，所述連接區(qū)域包括沿第二方向布置的第一焊盤區(qū)域和第二焊盤區(qū)域，所述第二方向與所述第一方向相交；

在所述襯底上形成薄層結(jié)構(gòu)，所述薄層結(jié)構(gòu)包括交替堆疊的水平層和絕緣層；

通過在所述第一焊盤區(qū)域和所述第二焊盤區(qū)域上對所述薄層結(jié)構(gòu)的一部分重復(fù)執(zhí)行單層蝕刻工藝來形成虛設(shè)結(jié)構(gòu)；

通過在所述第一焊盤區(qū)域上對所述虛設(shè)結(jié)構(gòu)的一部分和所述薄層結(jié)構(gòu)的一部分執(zhí)行第一多層蝕刻工藝，在所述第一焊盤區(qū)域上形成第一虛設(shè)結(jié)構(gòu)并且在所述第二焊盤區(qū)域上形成第二虛設(shè)結(jié)構(gòu)，所述第一虛設(shè)結(jié)構(gòu)和所述第二虛設(shè)結(jié)構(gòu)位于距所述襯底不同的水平面處；以及

通過在所述第一焊盤區(qū)域和所述第二焊盤區(qū)域上對所述第一虛設(shè)結(jié)構(gòu)和所述第二虛設(shè)結(jié)構(gòu)的一部分和所述薄層結(jié)構(gòu)的另一部分重復(fù)執(zhí)行第二多層蝕刻工藝來形成電極結(jié)構(gòu)。

2.根據(jù)權(quán)利要求1所述的方法，其中，所述虛設(shè)結(jié)構(gòu)包括：

第一階梯結(jié)構(gòu)，沿所述第一方向形成并彼此背離；以及

第二階梯結(jié)構(gòu)，沿所述第二方向形成并彼此背離。

3.根據(jù)權(quán)利要求1所述的方法，其中，所述第一虛設(shè)結(jié)構(gòu)和所述第二虛設(shè)結(jié)構(gòu)中的每一個(gè)包括：

第一階梯結(jié)構(gòu)，沿所述第一方向形成；以及

第二階梯結(jié)構(gòu)，沿所述第二方向形成。

4.根據(jù)權(quán)利要求3所述的方法，其中，所述電極結(jié)構(gòu)包括：

第一中間階梯結(jié)構(gòu)，所述第一焊盤區(qū)域上的第一虛設(shè)結(jié)構(gòu)的第二階梯結(jié)構(gòu)被轉(zhuǎn)印到所述第一中間階梯結(jié)構(gòu)；以及

第二中間階梯結(jié)構(gòu)，所述第二焊盤區(qū)域上的第二虛設(shè)結(jié)構(gòu)的第二階梯結(jié)構(gòu)被轉(zhuǎn)印到所述第二中間階梯結(jié)構(gòu)，

其中，所述第一中間階梯結(jié)構(gòu)和所述第二中間階梯結(jié)構(gòu)位于距所述襯底不同的水平面處。

5.根據(jù)權(quán)利要求1所述的方法，其中，所述單層蝕刻工藝包括：通過使用覆蓋所述第一焊盤區(qū)域和所述第二焊盤區(qū)域上的所述薄層結(jié)構(gòu)的一部分的第一掩模圖案，將所述薄層結(jié)構(gòu)蝕刻與所述水平層的豎直間距相對應(yīng)的深度。

6.一種三維3D半導(dǎo)體存儲(chǔ)器件，包括：

襯底，包括單元陣列區(qū)域以及沿第一方向與所述單元陣列區(qū)域相鄰的連接區(qū)域，所述連接區(qū)域包括沿第二方向彼此相鄰的第一焊盤區(qū)域和第二焊盤區(qū)域，所述第二方向與所述第一方向相交；

電極結(jié)構(gòu)，包括豎直堆疊在所述襯底上的多個(gè)電極，所述電極結(jié)構(gòu)包括上部，所述上部沿所述第一方向在所述連接區(qū)域上形成上部階梯結(jié)構(gòu)；

第一虛設(shè)結(jié)構(gòu)，與所述電極結(jié)構(gòu)的所述上部橫向間隔開，并且設(shè)置在所述第一焊盤區(qū)域上；以及

第二虛設(shè)結(jié)構(gòu)，與所述電極結(jié)構(gòu)的所述上部橫向間隔開，并且設(shè)置在所述第二焊盤區(qū)域上，

其中，所述第一虛設(shè)結(jié)構(gòu)和所述第二虛設(shè)結(jié)構(gòu)中的每一個(gè)包括沿所述第一方向和所述第二方向形成的虛設(shè)階梯結(jié)構(gòu)，并且

其中，所述第一虛設(shè)結(jié)構(gòu)位于距所述襯底的第一水平面處，并且所述第二虛設(shè)結(jié)構(gòu)位于距所述襯底的第二水平面處，所述第二水平面高于所述第一水平面。

7.根據(jù)權(quán)利要求6所述的3D半導(dǎo)體存儲(chǔ)器件，其中，所述電極結(jié)構(gòu)在所述單元陣列區(qū)域上沿所述第二方向具有第一寬度，并且

其中，所述第一虛設(shè)結(jié)構(gòu)和所述第二虛設(shè)結(jié)構(gòu)中的每一個(gè)沿所述第二方向具有第二寬度，所述第二寬度小于所述第一寬度的一半。

8.根據(jù)權(quán)利要求6所述的3D半導(dǎo)體存儲(chǔ)器件，其中，所述第一虛設(shè)結(jié)構(gòu)的虛設(shè)階梯結(jié)構(gòu)和所述第二虛設(shè)結(jié)構(gòu)的虛設(shè)階梯結(jié)構(gòu)彼此背離。

9.根據(jù)權(quán)利要求6所述的3D半導(dǎo)體存儲(chǔ)器件，其中，所述第一虛設(shè)結(jié)構(gòu)和所述第二虛設(shè)結(jié)構(gòu)中的每一個(gè)包括豎直堆疊的多個(gè)虛設(shè)圖案，并且所述多個(gè)虛設(shè)圖案中的每一個(gè)的一個(gè)側(cè)壁豎直對齊。