[發(fā)明專利]一種基于PCIE的數(shù)據(jù)傳輸控制系統(tǒng)和方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201911399134.4
• 申請(qǐng)日: 2019-12-30
• 公開（公告）號(hào): CN111124987B
• 公開（公告）日: 2021-06-22
• 發(fā)明（設(shè)計(jì)）人: 計(jì)合森;嚴(yán)仲佳;唐良建
• 申請(qǐng)（專利權(quán)）人: 京信通信系統(tǒng)（中國(guó)）有限公司
• 主分類號(hào): G06F13/42
• 分類號(hào): G06F13/42;G06F13/40
• 代理公司: 北京同達(dá)信恒知識(shí)產(chǎn)權(quán)代理有限公司 11291
• 代理人: 李琴

本申請(qǐng)?zhí)峁┝艘环N基于PCIE的數(shù)據(jù)傳輸控制系統(tǒng)和方法，包括：分別與PCIE傳輸模塊連接的PCIE讀數(shù)據(jù)模塊、PCIE寫數(shù)據(jù)模塊和PCIE控制模塊；所述傳輸模塊用于傳輸待讀取數(shù)據(jù)和/或待寫入數(shù)據(jù)；所述讀數(shù)據(jù)模塊用于在其連接的第一接口為低電平時(shí)，依次寫入第一信息，及在其連接的第二接口為高電平時(shí)，根據(jù)第一信息的寫入順序和次數(shù)，依次讀取待讀取數(shù)據(jù)；所述寫數(shù)據(jù)模塊用于在其連接的第三接口為低電平時(shí)，依次寫入第二信息，及在其連接的第四接口為高電平時(shí)，按照第二信息的寫入順序和次數(shù)，將待寫入數(shù)據(jù)寫到對(duì)應(yīng)的存儲(chǔ)空間；所述控制模塊用于根據(jù)讀取和/或?qū)懭霐?shù)據(jù)，修改所述讀數(shù)據(jù)模塊和/或所述寫數(shù)據(jù)模塊連接的各接口的電平。

技術(shù)領(lǐng)域

本申請(qǐng)涉及通信技術(shù)領(lǐng)域，尤其涉及一種基于PCIE的數(shù)據(jù)傳輸控制系統(tǒng)和方法。

背景技術(shù)

通信系統(tǒng)中，隨著傳輸?shù)臄?shù)據(jù)量增加，對(duì)數(shù)據(jù)量的傳輸速度的要求也更高，目前，為了提高數(shù)據(jù)傳輸?shù)乃俣龋咚賯鬏擯CIE總線在通信系統(tǒng)中得到了越來越多的應(yīng)用，PCIE總線與計(jì)算機(jī)之間的數(shù)據(jù)傳輸時(shí)，通常采用直接內(nèi)存存取(DMA，Direct Memory Access)控制傳輸方式來加快數(shù)據(jù)傳輸速度，但現(xiàn)有的DMA控制中，其封裝很獨(dú)立且DMA控制的地址較為固定，進(jìn)而使得讀取數(shù)據(jù)的地址或?qū)憯?shù)據(jù)的地址比較固定，靈活度不足，從而無法非常高效的去利用PCIE資源進(jìn)行傳輸。

發(fā)明內(nèi)容

本申請(qǐng)?zhí)峁┝艘环N基于PCIE的數(shù)據(jù)傳輸控制系統(tǒng)和方法，用于提高PCIE資源的利用率。

一方面，提供了一種基于PCIE的數(shù)據(jù)傳輸控制系統(tǒng)，包括：

分別與PCIE傳輸模塊連接的PCIE讀數(shù)據(jù)模塊、PCIE寫數(shù)據(jù)模塊、PCIE控制模塊；

所述PCIE傳輸模塊，用于傳輸待讀取數(shù)據(jù)和/或待寫入數(shù)據(jù)；

所述PCIE讀數(shù)據(jù)模塊，用于在所述PCIE讀數(shù)據(jù)模塊連接的第一接口為低電平時(shí)，依次寫入獲得的所述待讀取數(shù)據(jù)中每個(gè)數(shù)據(jù)包對(duì)應(yīng)的第一信息，以及在所述PCIE讀數(shù)據(jù)模塊連接的第二接口為高電平時(shí)，根據(jù)所述第一信息的寫入次數(shù)和寫入順序，依次讀取所述待讀取數(shù)據(jù)中的每個(gè)數(shù)據(jù)包對(duì)應(yīng)的數(shù)據(jù)，其中，所述第一信息包括所述待讀取數(shù)據(jù)中每個(gè)數(shù)據(jù)包的存儲(chǔ)首地址和數(shù)據(jù)長(zhǎng)度；

所述PCIE寫數(shù)據(jù)模塊，用于在所述PCIE寫數(shù)據(jù)模塊連接的第三接口為低電平時(shí)，依次寫入獲得的所述待寫入數(shù)據(jù)中每個(gè)數(shù)據(jù)包的第二信息，以及在所述PCIE寫數(shù)據(jù)模塊連接的第四接口為高電平時(shí)按照所述第二信息的寫入次數(shù)和寫入順序，將所述待寫入數(shù)據(jù)中每個(gè)數(shù)據(jù)包對(duì)應(yīng)的數(shù)據(jù)依次寫入到對(duì)應(yīng)的存儲(chǔ)空間，其中，所述第二信息包括所述待寫入數(shù)據(jù)中每個(gè)數(shù)據(jù)包的存儲(chǔ)首地址和數(shù)據(jù)長(zhǎng)度；

所述PCIE控制模塊，用于根據(jù)對(duì)數(shù)據(jù)的讀取和/或數(shù)據(jù)的寫入，控制修改所述PCIE讀數(shù)據(jù)模塊連接的各接口的電平，和/或，控制修改所述PCIE寫數(shù)據(jù)模塊連接的各接口的電平。

在一種可能的設(shè)計(jì)中，所述PCIE讀數(shù)據(jù)模塊包括第一子模塊和第二子模塊，其中：

所述第一子模塊，用于在所述PCIE讀數(shù)據(jù)模塊連接的第一接口為低電平時(shí)，存儲(chǔ)依次寫入的所述待讀取數(shù)據(jù)中每個(gè)數(shù)據(jù)包對(duì)應(yīng)的第一信息；

所述第二子模塊，用于在所述PCIE讀數(shù)據(jù)模塊連接的第二接口為高電平時(shí)，接收根據(jù)所述第一信息的寫入次數(shù)和寫入順序，依次讀取的所述待讀取數(shù)據(jù)中的每個(gè)數(shù)據(jù)包對(duì)應(yīng)的數(shù)據(jù)。

在一種可能的設(shè)計(jì)中，所述第一接口和所述第二接口為所述PCIE傳輸模塊中的接口，所述第一接口包括第一傳輸有效接口和第一有效值指示接口，當(dāng)所述第一傳輸有效接口的電平為低電平時(shí)，所述第一接口為低電平；

所述第二接口包括第二傳輸有效接口和第二有效值指示接口，當(dāng)?shù)诙鬏斢行Ы涌诤退龅诙行е抵甘窘涌诰鶠楦唠娖綍r(shí)，所述第二接口為高電平；