[發明專利]一種基于PCIE的數據傳輸控制系統和方法

有效

• 申請號: 201911399134.4
• 申請日: 2019-12-30
• 公開（公告）號: CN111124987B
• 公開（公告）日: 2021-06-22
• 發明（設計）人: 計合森;嚴仲佳;唐良建
• 申請（專利權）人: 京信通信系統（中國）有限公司
• 主分類號: G06F13/42
• 分類號: G06F13/42;G06F13/40
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 李琴

1.一種基于PCIE外部設備互連總線的數據傳輸控制系統，其特征在于，包括：

分別與PCIE傳輸模塊連接的PCIE讀數據模塊、PCIE寫數據模塊、PCIE控制模塊；其中：

所述PCIE傳輸模塊，用于傳輸待讀取數據和/或待寫入數據；

所述PCIE讀數據模塊，用于在所述PCIE讀數據模塊連接的第一接口為低電平時，依次寫入獲得的所述待讀取數據中每個數據包對應的第一信息，以及在所述PCIE讀數據模塊連接的第二接口為高電平時，根據所述第一信息的寫入次數和寫入順序，依次讀取所述待讀取數據中的每個數據包對應的數據，其中，所述第一信息包括所述待讀取數據中每個數據包的存儲首地址和數據長度；

所述PCIE寫數據模塊，用于在所述PCIE寫數據模塊連接的第三接口為低電平時，依次寫入獲得的所述待寫入數據中每個數據包的第二信息，以及在所述PCIE寫數據模塊連接的第四接口為高電平時按照所述第二信息的寫入次數和寫入順序，將所述待寫入數據中每個數據包對應的數據依次寫入到對應的存儲空間，其中，所述第二信息包括所述待寫入數據中每個數據包的存儲首地址和數據長度；

所述PCIE控制模塊，用于根據對數據的讀取和/或數據的寫入，控制修改所述PCIE讀數據模塊連接的各接口的電平，和/或，控制修改所述PCIE寫數據模塊連接的各接口的電平。

2.如權利要求1所述的系統，其特征在于，所述PCIE讀數據模塊包括第一子模塊和第二子模塊，其中：

所述第一子模塊，用于在所述PCIE讀數據模塊連接的第一接口為低電平時，存儲依次寫入的所述待讀取數據中每個數據包對應的第一信息；

所述第二子模塊，用于在所述PCIE讀數據模塊連接的第二接口為高電平時，接收根據所述第一信息的寫入次數和寫入順序，依次讀取的所述待讀取數據中的每個數據包對應的數據。

3.如權利要求1或2所述的系統，其特征在于，所述第一接口和所述第二接口為所述PCIE傳輸模塊中的接口，所述第一接口包括第一傳輸有效接口和第一有效值指示接口，當所述第一傳輸有效接口的電平為低電平時，所述第一接口為低電平；

所述第二接口包括第二傳輸有效接口和第二有效值指示接口，當第二傳輸有效接口和所述第二有效值指示接口均為高電平時，所述第二接口為高電平；

其中，所述第一傳輸有效接口和所述第二傳輸有效接口用于指示所述PCIE傳輸模塊的傳輸狀態，高電平為允許傳輸，低電平為等待傳輸；所述第一有效值指示接口用于指示所述第一信息的寫入狀態，高電平為允許寫入；低電平為等待寫入，所述第二有效值指示接口用于指示讀取所述待讀取數據的狀態，高電平為允許讀取，低電平為等待讀取。

4.如權利要求1所述的系統，其特征在于，所述PCIE寫數據模塊包括：第三子模塊和第四子模塊，其中：

所述第三子模塊，用于在所述PCIE寫數據模塊連接的所述第三接口為低電平時，存儲依次寫入的所述待寫入數據中每個數據包的第二信息；

所述第四子模塊，用于在所述PCIE寫數據模塊連接的所述第四接口為高電平時，接收根據所述第二信息的寫入次數和寫入順序，寫入的所述待寫入數據中每個數據包對應的數據。

5.如權利要求1或4所述的系統，其特征在于，所述第三接口包括第三傳輸有效接口和第三有效值指示接口，所述第三傳輸有效接口為低電平時，所述第三接口為低電平；

所述第四接口包括第四傳輸有效接口、第四有效值指示接口，當第四傳輸有效接口和所述第四有效值指示接口均為高電平時，所述第四接口為高電平；

其中，所述第三傳輸有效接口和所述第四傳輸有效接口用于指示所述PCIE傳輸模塊的傳輸狀態，高電平為允許傳輸，低電平為等待傳輸；所述第三有效值指示接口用于指示所述第二信息的寫入狀態，高電平為允許寫入；低電平為等待寫入，所述第四有效值指示接口用于指示寫入所述待寫入數據的狀態，高電平為允許寫入，低電平為等待寫入。