[發(fā)明專利]一種FPGA測(cè)試質(zhì)量控制優(yōu)化系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201911377712.4
• 申請(qǐng)日: 2019-12-27
• 公開（公告）號(hào): CN111190092B
• 公開（公告）日: 2022-03-22
• 發(fā)明（設(shè)計(jì)）人: 顧輝;王華;高瑩華;王錦;崔孝葉
• 申請(qǐng)（專利權(quán)）人: 上海華嶺集成電路技術(shù)股份有限公司
• 主分類號(hào): G01R31/28
• 分類號(hào): G01R31/28
• 代理公司: 上海海貝律師事務(wù)所 31301
• 代理人: 宋振宇

本發(fā)明公開了一種FPGA測(cè)試質(zhì)量控制優(yōu)化系統(tǒng)，在測(cè)試第一個(gè)流程中，程序中加入寫和讀chipid測(cè)試項(xiàng)，將每顆芯片的chipid寫進(jìn)芯片，然后程序中賦值給一個(gè)變量，ui去取回這個(gè)變量，寫進(jìn)數(shù)據(jù)庫中，分為pass或者fail的芯片；本發(fā)明提供的FPGA測(cè)試質(zhì)量控制優(yōu)化系統(tǒng)，此項(xiàng)技術(shù)將芯片的chipid寫入后臺(tái)數(shù)據(jù)庫，可以監(jiān)測(cè)每個(gè)流程的數(shù)據(jù)庫記錄，通過算法判斷，可以實(shí)時(shí)監(jiān)測(cè)測(cè)試流程中是否發(fā)生異常，比如良率異常、測(cè)試參數(shù)異常、混料等異常，這樣就減少了EQC程序測(cè)試的流程，提高了測(cè)試廠的量產(chǎn)測(cè)試效率，也節(jié)約了客戶的測(cè)試成本。

技術(shù)領(lǐng)域

本發(fā)明涉及自動(dòng)化測(cè)試系統(tǒng)(ATE)的FPGA測(cè)試技術(shù)領(lǐng)域，具體是一種FPGA測(cè)試質(zhì)量控制優(yōu)化系統(tǒng)。

背景技術(shù)

FT:成品電測(cè)試。

Handler：模仿人手和臂的某些動(dòng)作功能，用以按固定程序抓取、搬運(yùn)物件或操作工具的自動(dòng)操作裝置。

EQC:質(zhì)量檢驗(yàn)。

Chipid/UID：芯片唯一標(biāo)識(shí)符。

ATE：自動(dòng)測(cè)試設(shè)備，進(jìn)行半導(dǎo)體自動(dòng)測(cè)試儀器。

UI：用戶的操作界面，用來完成程序調(diào)用等工作。

FPGA:可編程的邏輯列陣。

在基于自動(dòng)化測(cè)試系統(tǒng)(ATE)的FPGA測(cè)試中，通常情況下FPGA測(cè)試參數(shù)多，由于規(guī)模的擴(kuò)大，導(dǎo)致配置向量的深度大大超過測(cè)試系統(tǒng)的最大需求，從而采用多個(gè)程序多流程進(jìn)行測(cè)試，測(cè)試時(shí)間長(zhǎng)，測(cè)試成本高，但由于FPGA本身對(duì)故障覆蓋率的高要求，無法縮減對(duì)其內(nèi)部模塊的測(cè)試用例數(shù)量。

目前自動(dòng)化測(cè)試系統(tǒng)(ATE)的FPGA測(cè)試中，通常每個(gè)測(cè)試流程測(cè)完后，都會(huì)按比例抽取PASS芯片進(jìn)行EQC測(cè)試，來確保沒有發(fā)生混料的情況；對(duì)于FPGA來說，由于本身對(duì)故障覆蓋率的高要求，無法縮減對(duì)其內(nèi)部模塊的測(cè)試用例數(shù)量，測(cè)試時(shí)間比較長(zhǎng)，測(cè)試成本相對(duì)較高。

本發(fā)明提供一種FPGA測(cè)試質(zhì)量控制優(yōu)化系統(tǒng)，通過寫入FPGA固定位置的chipid標(biāo)識(shí)，識(shí)別待測(cè)芯片編號(hào)，寫入后臺(tái)數(shù)據(jù)庫，在每個(gè)流程測(cè)試中通過監(jiān)視數(shù)據(jù)庫記錄，判斷待測(cè)器件在測(cè)試流程中的記錄，通過算法判斷，可以快速識(shí)別測(cè)試流程中是否發(fā)生異常，也可以縮減EQC測(cè)試流程，極大的提高了量產(chǎn)效率。

發(fā)明內(nèi)容

本發(fā)明為解決上述技術(shù)問題而采用的技術(shù)方案是提供一種FPGA測(cè)試質(zhì)量控制優(yōu)化系統(tǒng)，可以通過數(shù)據(jù)庫實(shí)時(shí)對(duì)比，監(jiān)測(cè)每個(gè)流程的chipid，減少EQC程序測(cè)試流程，大大提高了測(cè)試廠量產(chǎn)效率和節(jié)約了客戶的測(cè)試成本；

其中，具體技術(shù)方案是：

首先在測(cè)試第一個(gè)流程中，程序中加入寫和讀chipid測(cè)試項(xiàng)，將每顆芯片的chipid寫進(jìn)芯片，然后程序中賦值給一個(gè)變量，ui去取回這個(gè)變量，寫進(jìn)數(shù)據(jù)庫中，分為pass或者fail的芯片；

后面無需進(jìn)行EQC程序測(cè)試，直接測(cè)試下個(gè)流程，測(cè)試中用相同的方法取回芯片的chipid，寫進(jìn)數(shù)據(jù)庫中，實(shí)時(shí)和數(shù)據(jù)庫上個(gè)流程的chipid進(jìn)行對(duì)比，chipid對(duì)比下來出現(xiàn)在數(shù)據(jù)庫的pass芯片中，判斷為沒有混料，測(cè)試正常。

上述的FPGA測(cè)試質(zhì)量控制優(yōu)化系統(tǒng)，其中：

FPGA測(cè)試中，通過UI將芯片的chipid寫入數(shù)據(jù)庫，識(shí)別待測(cè)芯片編號(hào)，然后在后臺(tái)數(shù)據(jù)庫進(jìn)行對(duì)比，監(jiān)測(cè)每一個(gè)流程的chipid；通過下面的算法判斷識(shí)別測(cè)試中是否有異常發(fā)生；

FT1:代表常溫測(cè)試；FT1RT1代表常溫失效芯片復(fù)測(cè)；

FT2：代表高溫測(cè)試；FT2RT1代表高溫失效芯片復(fù)測(cè)；

1)檢查每道環(huán)節(jié)的chipid自身有無重復(fù)；每道環(huán)節(jié)包括FT1\FT1RT1\FT2\FT2RT2；