[發明專利]一種基于DDR讀數據整數時鐘周期的同步電路及同步方法有效
| 申請號: | 201911375233.9 | 申請日: | 2019-12-27 |
| 公開(公告)號: | CN111208867B | 公開(公告)日: | 2021-08-24 |
| 發明(設計)人: | 王亮;吳漢明 | 申請(專利權)人: | 芯創智(北京)微電子有限公司 |
| 主分類號: | G06F1/12 | 分類號: | G06F1/12 |
| 代理公司: | 北京天悅專利代理事務所(普通合伙) 11311 | 代理人: | 任曉航;楊方 |
| 地址: | 100176 北京市大興區北京經濟*** | 國省代碼: | 北京;11 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 基于 ddr 讀數 整數 時鐘 周期 同步 電路 方法 | ||
本發明公開了一種基于DDR讀數據整數時鐘周期的同步電路及同步方法,同步電路包括:相互連接的物理層校準電路和讀數據有效使能生成電路;物理層校準電路用于對DDR讀數據與參考數據進行延遲多拍使能比較,得到比較結果;讀數據有效使能生成電路用于根據比較結果確定DDR讀數據到達DDR物理層的整數時鐘周期,將DDR讀數據的有效使能延遲確定的整數時鐘周期,實現DDR讀數據整數時鐘周期同步。本發明采用延遲多拍使能比較信號的方式確定DDR讀數據到達DDR物理層的整數時鐘周期,把該數據有效使能延遲相應的整數時鐘周期,實現DDR讀數據整數時鐘周期同步。
技術領域
本發明涉及DDR技術領域,具體涉及一種基于DDR讀數據整數時鐘周期的同步電路及同步方法。
背景技術
根據DDR協議,在DDR控制器發出讀命令后,經過若干個DDR時鐘周期,DDR顆粒會返回DQS和DQ,控制器物理層需要處理的是把收到的數據(DQ)發送到控制器內部時鐘域上,在物理層接口上即為dfi_rddata,相應的有效控制為dfi_rddata_valid。因為IO(輸入輸出端口)和板級之間連線延遲的不確定性,導致DDR物理層收到的數據和內部時鐘的相位難以確定,這個相位包含整數時鐘周期的相位和小數時鐘周期。
現有技術的處理方式是通過延遲多拍讀數據的方式來計算讀數據回路的整數時鐘延遲,因為讀數據是位寬很大的信號,會導致相應的比較邏輯會大幅增加,同時也會帶來速度的損耗。
發明內容
針對現有技術中存在的缺陷,本發明的目的在于提供一種基于DDR讀數據整數時鐘周期的同步電路及同步方法,。
為實現上述目的,本發明采用的技術方案如下:
一種基于DDR讀數據整數時鐘周期的同步電路,所述同步電路包括:相互連接的物理層校準電路和讀數據有效使能生成電路;
所述物理層校準電路用于對DDR讀數據與參考數據進行延遲多拍使能比較,得到比較結果;
所述讀數據有效使能生成電路用于根據所述比較結果確定所述DDR讀數據到達DDR物理層的整數時鐘周期,將所述DDR讀數據的有效使能延遲所述確定的整數時鐘周期,實現所述DDR讀數據整數時鐘周期同步。
進一步,如上所述的一種基于DDR讀數據整數時鐘周期的同步電路,所述物理層校準電路具體用于:
產生N個依次延遲1拍的脈沖信號,N為正整數;
根據所述脈沖信號對所述DDR讀數據與所述參考數據進行比較,得到比較結果。
進一步,如上所述的一種基于DDR讀數據整數時鐘周期的同步電路,所述物理層校準電路包括:依次串聯的N個寄存器reg以及N個比較器,一個寄存器reg對應一個比較器;
每個比較器的第一輸入端連接所述DDR讀數據,第二輸入端連接參考數據,第三輸入端連接對應寄存器reg輸出的比較器使能信號,輸出端連接所述讀數據有效使能生成電路;
第一個寄存器reg的D端連接外部輸入的脈沖,Q端連接對應的比較器的第三輸入端和下一個寄存器reg的D端;第一個寄存器reg和最后一個寄存器reg之間的每個寄存器reg的D端連接上一個寄存器reg的Q端,Q端連接對應的比較器的第三輸入端和下一個寄存器reg的D端;最后一個寄存器reg的D端連接上一個寄存器reg的Q端,Q端連接對應的比較器的第三輸入端;
所述N個寄存器reg用于產生N個依次延遲1拍的脈沖信號,作為對應比較器的使能信號;
所述比較器用于根據對應寄存器reg輸入的比較器使能信號對輸入的所述DDR讀數據和所述參考數據進行比較,輸出比較結果。
進一步,如上所述的一種基于DDR讀數據整數時鐘周期的同步電路,所述讀數據有效使能生成電路具體用于:
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