[發明專利]一種基于DDR讀數據整數時鐘周期的同步電路及同步方法

有效

• 申請號: 201911375233.9
• 申請日: 2019-12-27
• 公開（公告）號: CN111208867B
• 公開（公告）日: 2021-08-24
• 發明（設計）人: 王亮;吳漢明
• 申請（專利權）人: 芯創智（北京）微電子有限公司
• 主分類號: G06F1/12
• 分類號: G06F1/12
• 代理公司: 北京天悅專利代理事務所(普通合伙) 11311
• 代理人: 任曉航;楊方

1.一種基于DDR讀數據整數時鐘周期的同步電路，其特征在于，所述同步電路包括：相互連接的物理層校準電路和讀數據有效使能生成電路；

所述物理層校準電路用于對DDR讀數據與參考數據進行延遲多拍使能比較，得到比較結果；

所述讀數據有效使能生成電路用于根據所述比較結果確定所述DDR讀數據到達DDR物理層的整數時鐘周期，將所述DDR讀數據的有效使能延遲所述確定的整數時鐘周期，實現所述DDR讀數據整數時鐘周期同步；

所述物理層校準電路具體用于：

產生N個依次延遲1拍的脈沖信號，N為正整數；

根據所述脈沖信號對所述DDR讀數據與所述參考數據進行比較，得到比較結果；

所述物理層校準電路包括：依次串聯的N個寄存器reg以及N個比較器，一個寄存器reg對應一個比較器；

每個比較器的第一輸入端連接所述DDR讀數據，第二輸入端連接參考數據，第三輸入端連接對應寄存器reg輸出的比較器使能信號，輸出端連接所述讀數據有效使能生成電路；

第一個寄存器reg的D端連接外部輸入的脈沖，Q端連接對應的比較器的第三輸入端和下一個寄存器reg的D端；第一個寄存器reg和最后一個寄存器reg之間的每個寄存器reg的D端連接上一個寄存器reg的Q端，Q端連接對應的比較器的第三輸入端和下一個寄存器reg的D端；最后一個寄存器reg的D端連接上一個寄存器reg的Q端，Q端連接對應的比較器的第三輸入端；

所述N個寄存器reg用于產生N個依次延遲1拍的脈沖信號，作為對應比較器的使能信號；

所述比較器用于根據對應寄存器reg輸入的比較器使能信號對輸入的所述DDR讀數據和所述參考數據進行比較，輸出比較結果。

2.根據權利要求1所述的一種基于DDR讀數據整數時鐘周期的同步電路，其特征在于，所述讀數據有效使能生成電路具體用于：

根據每個脈沖信號對應的比較結果，確定所述DDR讀數據到達DDR物理層的整數時鐘周期。

3.根據權利要求2所述的一種基于DDR讀數據整數時鐘周期的同步電路，其特征在于，所述讀數據有效使能生成電路具體用于：

當第M個脈沖信號對應的比較結果為所述DDR讀數據與所述參考數據相同時，確定所述DDR讀數據到達DDR物理層的整數時鐘周期為M個時鐘周期，M為正整數且小于或者等于N。

4.根據權利要求3所述的一種基于DDR讀數據整數時鐘周期的同步電路，其特征在于，所述讀數據有效使能生成電路包括：依次串聯的N個寄存器reg_以及相位選擇器，所述相位選擇器的輸入端連接所述N個比較器的輸出端；

第一個寄存器reg_的D端連接外部輸入的延遲信號，Q端連接所述相位選擇器的輸入端和下一個寄存器reg_的D端；第一個寄存器reg_和最后一個寄存器reg_之間的每個寄存器reg_的D端連接上一個寄存器reg_的Q端，Q端連接所述相位選擇器的輸入端和下一個寄存器reg_的D端；最后一個寄存器reg_的D端連接上一個寄存器reg_的Q端，Q端連接所述相位選擇器的輸入端；

所述N個寄存器reg_用于產生N個依次延遲1拍的延遲信號；

所述相位選擇器用于根據所述確定的整數時鐘周期選擇相應的延遲信號，生成延遲后的所述DDR讀數據的有效使能，實現所述DDR讀數據整數時鐘周期同步。

5.根據權利要求4所述的一種基于DDR讀數據整數時鐘周期的同步電路，其特征在于，所述相位選擇器具體用于：

當確定所述DDR讀數據到達DDR物理層的整數時鐘周期為M個時鐘周期時，選擇接收第M個寄存器reg_輸出的延遲信號；

通過所述延遲信號將所述DDR讀數據的有效使能延遲M個時鐘周期，生成延遲后的所述DDR讀數據的有效使能，實現所述DDR讀數據整數時鐘周期同步。