[發明專利]半導體裝置和制造該半導體裝置的方法

在審

• 申請號: 201911374777.3
• 申請日: 2019-12-27
• 公開（公告）號: CN112071749A
• 公開（公告）日: 2020-12-11
• 發明（設計）人: 嚴炯禹;沈正明;楊永鎬;李洸旭;崔原俊
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L27/11524;H01L27/11551;H01L27/11568;H01L27/11578
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 劉久亮;黃綸偉

半導體裝置和制造該半導體裝置的方法。一種制造半導體裝置的方法包括：在基板上形成包括水平凹部的疊層結構；形成阻擋層作為水平凹部的內襯；在阻擋層上形成包括介電阻隔元件和導電阻隔元件的界面控制層；以及在界面控制層上形成導電層以填充水平凹部。

技術領域

本公開的示例性實施方式涉及一種制造半導體裝置的方法，更具體地，涉及一種垂直半導體裝置和一種制造該半導體裝置的方法。

背景技術

已提出包括以三維方式垂直布置的存儲器單元的垂直半導體裝置以提高半導體裝置的集成度。

發明內容

本公開的實施方式涉及能夠防止導電材料和介電材料之間的相互作用的垂直半導體裝置，以及制造該垂直半導體裝置的方法。

根據一個實施方式，一種制造半導體裝置的方法包括：在基板上形成包括水平凹部的疊層結構；形成作為水平凹部的內襯的阻擋層；在阻擋層上形成包括介電阻隔元件和導電阻隔元件的界面控制層；以及在界面控制層上形成導電層以填充水平凹部。

根據另一實施方式，一種半導體裝置包括：疊層結構，該疊層結構包括彼此垂直間隔開的多個水平凹部；阻擋層，該阻擋層形成水平凹部的內襯；以及柵極結構，該柵極結構設置在水平凹部內并且覆蓋阻擋層，其中，柵極結構包括：界面控制層，該界面控制層覆蓋阻擋層，該界面控制層包括導電阻隔元件和介電阻隔元件；以及柵極，該柵極填充在水平凹部內并且位于界面控制層上。

附圖說明

圖1是示出根據本公開的一個實施方式的半導體裝置的截面圖。

圖2A至圖2D是示出制造圖1所示的半導體裝置的方法的示例的截面圖。

圖3A至圖3C是示出制造圖1所示的半導體裝置的方法的另一示例的截面圖。

圖4A至圖4E是示出制造圖1所示的半導體裝置的方法的又一示例的截面圖。

圖5是示出根據本公開的另一實施方式的半導體裝置的截面圖。

圖6A至6E示出了根據本公開的另一實施方式的半導體裝置。

圖7是示出根據本公開的另一實施方式的半導體裝置的截面圖。

圖8A至圖8D是示出垂直半導體裝置的平面圖。

圖9A至9C是示出根據本公開的其它實施方式的垂直半導體裝置的平面圖。

圖10A至10I是示出制造垂直半導體裝置的方法的示例的截面圖。

具體實施方式

下面將參照附圖更詳細地描述本公開的示例性實施方式。然而，本公開可以以不同的形式實施，并且不應被解釋為限于本文闡述的實施方式。相反，提供這些實施方式是為了使本公開徹底和完整，并且將本公開的范圍完全傳達給本領域技術人員。貫穿本公開，在本公開的所有各個附圖和實施方式中，相同的附圖標記表示相同的部件。

附圖不一定按比例繪制，并且在某些情況下，為了清楚地示出實施方式的特征，比例可能被夸大。當第一層被稱為位于第二層“上”或位于基板“上”時，不僅表示第一層直接形成在第二層或基板上的情況，而且還表示第三層存在于第一層與第二層或基板之間的情況。

將參照作為本公開的理想示意圖的截面圖、平面圖和框圖來描述本專利說明書中描述的實施方式。因此，可以根據制造技術和/或公差修改示例性視圖的形狀。因此，本公開的以下實施方式不限于附圖中所示的特定形式，而是可以包括由制造工藝產生的形式的變化。因此，圖中所示的區域具有示意性的屬性，并且圖中所示的區域的形狀旨在示出裝置的特定形式的區域，而非旨在限制本公開的范圍。