[發明專利]面向中低頻電路應用的數字D鎖存器

有效

• 申請號: 201911369772.1
• 申請日: 2019-12-26
• 公開（公告）號: CN111030675B
• 公開（公告）日: 2023-05-05
• 發明（設計）人: 郭靖;蔡宣明
• 申請（專利權）人: 中北大學
• 主分類號: H03K19/094
• 分類號: H03K19/094
• 代理公司: 哈爾濱市松花江專利商標事務所 23109
• 代理人: 董玉嬌

1.面向中低頻電路應用的數字D鎖存器，其特征在于，包括20個NMOS晶體管TN1至TN20和20個PMOS晶體管TP1至TP20；

晶體管TP16至TP20的源極和晶體管TN20的漏極連接后，作為鎖存器的輸入端D；

晶體管TP20的漏極、晶體管TN20的源極、晶體管TP15的漏極和晶體管TN17的漏極連接后，作為鎖存器的輸出端Q，還作為節點Q；

晶體管TP16至TP20的柵極和晶體管TN17的柵極連接后，作為鎖存器的時鐘信號CLK的輸入端；

晶體管TN20的柵極和晶體管TP15的柵極連接后，作為鎖存器的時鐘信號CLKN的輸入端，且時鐘信號CLKN的輸入端輸入的信號與時鐘信號CLK的輸入端輸入的信號相反；

晶體管TP1至TP4的源極、晶體管TP7至TP10的源極和晶體管TP13的源極均與供電電源正極連接；

晶體管TP1的漏極、晶體管TP5的源極、晶體管TP2的柵極、晶體管TN8的柵極、晶體管TP9的柵極、晶體管TN9的柵極和晶體管TP17的漏極連接后，作為節點S1；

晶體管TP1的柵極、晶體管TN7的柵極、晶體管TP2的漏極、晶體管TP6的源極、晶體管TP10的柵極和晶體管TN10的柵極連接后，作為節點S2；

晶體管TP5的漏極與晶體管TN7的漏極連接，晶體管TN7的源極與晶體管TN3的漏極，晶體管TN3源極接電源地；

晶體管TP5的柵極、晶體管TN5的柵極、晶體管TP4的漏極、晶體管TN6的漏極、晶體管TN4的柵極和晶體管TP16的漏極連接后，作為節點S4；

晶體管TN3的柵極、晶體管TP3的漏極、晶體管TN5的漏極、晶體管TN6的柵極和晶體管TP6的柵極連接后，作為節點S3；

晶體管TP3的柵極、晶體管TN1的柵極、晶體管TP7的漏極、晶體管TP11的源極、晶體管TP8的柵極、晶體管TN16的柵極和晶體管TP19的漏極連接后，作為節點S5；

晶體管TN5的源極與晶體管TN1的漏極連接，晶體管TN1的源極接電源地；

晶體管TN12的柵極、晶體管TN14的漏極、晶體管TP10的漏極、晶體管TN13的柵極、晶體管TP11的柵極和晶體管TP18的漏極連接后，作為節點S8；

晶體管TP4的柵極、晶體管TN2的柵極、晶體管TP7的柵極、晶體管TP8的漏極、晶體管TP12的源極和晶體管TN15的柵極連接后，作為節點S6；

晶體管TN6的源極與晶體管TN2的漏極連接，晶體管TN2的源極接電源地；晶體管TP6的漏極與晶體管TN8的漏極連接，晶體管TN8的源極與晶體管TN4的漏極連接，晶體管TN4的源極接電源地；

晶體管TP11的漏極與晶體管TN15的漏極連接，晶體管TN15的源極與晶體管TN11的漏極連接，晶體管TN11的源極接電源地；

晶體管TN11的柵極、晶體管TP9的漏極、晶體管TN13的漏極、晶體管TP12的柵極和晶體管TN14的柵極連接后，作為節點S7；

晶體管TN13的源極與晶體管TN9的漏極連接，晶體管TN9的源極接電源地；

晶體管TN14的源極與晶體管TN10的漏極連接，晶體管TN10的源極接電源地；

晶體管TP12的漏極與晶體管TN16的漏極連接，晶體管TN16的源極與晶體管TN12的漏極連接，晶體管TN12的源極接電源地；

晶體管TP13的柵極和晶體管TN19的柵極均作為節點S3；

晶體管TP14的柵極和晶體管TN18的柵極均作為節點S7；

晶體管TP13的漏極與晶體管TP14的源極連接，晶體管TP14的漏極與晶體管TP15的源極連接；

晶體管TN17的源極與晶體管TN18的漏極連接，晶體管TN18的源極與晶體管TN19的漏極連接，晶體管TN19的源極接電源地。

2.根據權利要求1所述的面向中低頻電路應用的數字D鎖存器，其特征在于，時鐘信號CLK為低電平“0”時，鎖存器導通；時鐘信號CLK為高電平“1”時，鎖存器鎖存。