[發(fā)明專利]數(shù)據(jù)發(fā)送方法、接收方法及裝置、處理器芯片、服務(wù)器

有效

• 申請?zhí)枺?/td>: 201911363022.3
• 申請日: 2019-12-25
• 公開（公告）號: CN111124997B
• 公開（公告）日: 2021-07-23
• 發(fā)明（設(shè)計(jì)）人: 劉義;黃維;馮雷
• 申請（專利權(quán)）人: 海光信息技術(shù)股份有限公司
• 主分類號: G06F15/173
• 分類號: G06F15/173
• 代理公司: 北京市廣友專利事務(wù)所有限責(zé)任公司 11237
• 代理人: 祁獻(xiàn)民

本發(fā)明實(shí)施例公開一種數(shù)據(jù)發(fā)送方法、接收方法及裝置、處理器芯片、服務(wù)器，涉及計(jì)算機(jī)技術(shù)領(lǐng)域，能夠大大擴(kuò)展互連主體之間的時(shí)鐘適配范圍，有效提高數(shù)據(jù)傳輸效率。所述發(fā)送方法包括：在發(fā)送端數(shù)據(jù)寫時(shí)鐘到來時(shí)，將第一處理器核心要發(fā)送的數(shù)據(jù)包寫入第一緩存區(qū)，所述第一緩存區(qū)為先進(jìn)先出緩存區(qū)；在發(fā)送端鏈路讀時(shí)鐘到來時(shí)，從所述第一緩存區(qū)讀取所述數(shù)據(jù)包，并將所述數(shù)據(jù)包向第二處理器核心發(fā)送，其中，發(fā)送端數(shù)據(jù)寫時(shí)鐘的時(shí)鐘頻率高于發(fā)送端鏈路讀時(shí)鐘的時(shí)鐘頻率，所述第一處理器核心和所述第一緩存區(qū)位于第一晶粒，所述第二處理器核心位于第二晶粒。本發(fā)明適用于芯片互連中。

技術(shù)領(lǐng)域

本發(fā)明涉及計(jì)算機(jī)技術(shù)領(lǐng)域，尤其涉及一種數(shù)據(jù)發(fā)送方法、接收方法及裝置、處理器芯片、服務(wù)器。

背景技術(shù)

隨著集成電路和通信技術(shù)的發(fā)展，芯片內(nèi)部以及芯片之間互連的場景越來越多，也出現(xiàn)越來越多的互連標(biāo)準(zhǔn)，以保證芯片等互連主體之間數(shù)據(jù)傳輸?shù)母咚俾省⒌脱舆t，以及對多種版本以及生產(chǎn)廠家的兼容。

然而，由于互連主體的復(fù)雜性和多樣性，實(shí)際的應(yīng)用場景中，不同互連主體的時(shí)鐘之間常常會出現(xiàn)時(shí)鐘不匹配的情況。這一方面使工程師在器件選擇方面受到了非常大的限制，例如只能選擇具有相同時(shí)鐘頻率的器件，另一方面，各互連主體的時(shí)鐘頻率也會受限于時(shí)鐘頻率最慢的互連主體，從而嚴(yán)重降低了整個(gè)系統(tǒng)的數(shù)據(jù)傳輸效率。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明實(shí)施例提供一種數(shù)據(jù)發(fā)送方法、接收方法及裝置、處理器芯片、服務(wù)器，能夠大大擴(kuò)展互連主體之間的時(shí)鐘適配范圍，有效提高數(shù)據(jù)傳輸效率。

第一方面，本發(fā)明實(shí)施例提供一種數(shù)據(jù)發(fā)送方法，所述方法包括：在發(fā)送端數(shù)據(jù)寫時(shí)鐘到來時(shí)，將第一處理器核心要發(fā)送的數(shù)據(jù)包寫入第一緩存區(qū)，所述第一緩存區(qū)為先進(jìn)先出緩存區(qū)；在發(fā)送端鏈路讀時(shí)鐘到來時(shí)，從所述第一緩存區(qū)讀取所述數(shù)據(jù)包，并將所述數(shù)據(jù)包向第二處理器核心發(fā)送，其中，發(fā)送端數(shù)據(jù)寫時(shí)鐘的時(shí)鐘頻率高于發(fā)送端鏈路讀時(shí)鐘的時(shí)鐘頻率，所述第一處理器核心和所述第一緩存區(qū)位于第一晶粒，所述第二處理器核心位于第二晶粒。

可選的，所述方法還包括：間隔預(yù)設(shè)時(shí)長生成虛擬包，并在所述發(fā)送端鏈路讀時(shí)鐘到來時(shí)，將所述虛擬包向所述第二處理器核心發(fā)送。

可選的，所述間隔預(yù)設(shè)時(shí)長生成虛擬包，并在所述發(fā)送端鏈路讀時(shí)鐘到來時(shí)，將所述虛擬包向所述第二處理器核心發(fā)送包括：間隔預(yù)設(shè)時(shí)長，通過預(yù)先設(shè)置的虛擬包發(fā)生器生成虛擬包；在所述發(fā)送端鏈路讀時(shí)鐘到來時(shí)，暫停從所述第一緩存區(qū)讀取所述數(shù)據(jù)包，而將所述虛擬包向所述第二處理器核心發(fā)送。

可選的，所述間隔預(yù)設(shè)時(shí)長生成虛擬包，并在所述發(fā)送端鏈路讀時(shí)鐘到來時(shí)，將所述虛擬包向所述第二處理器核心發(fā)送包括：間隔預(yù)設(shè)時(shí)長，通過所述第一處理器核心生成所述虛擬包；將所述虛擬包寫入所述第一緩存區(qū)，以從所述第一緩存區(qū)讀取所述虛擬包，并將所述虛擬包向所述第二處理器核心發(fā)送。

可選的，所述方法還包括：根據(jù)所述發(fā)送端鏈路讀時(shí)鐘的每個(gè)時(shí)鐘周期內(nèi)向所述第二處理器核心發(fā)送的數(shù)據(jù)位寬，以及所述發(fā)送端數(shù)據(jù)寫時(shí)鐘的每個(gè)時(shí)鐘周期內(nèi)寫入所述第一緩存區(qū)的數(shù)據(jù)包的數(shù)據(jù)位寬，動(dòng)態(tài)調(diào)整所述預(yù)設(shè)時(shí)長。

可選的，所述將所述數(shù)據(jù)包向第二處理器核心發(fā)送包括：為所述數(shù)據(jù)包生成校驗(yàn)碼，并將所述數(shù)據(jù)包與所述校驗(yàn)碼一起向所述第二處理器核心發(fā)送。

第二方面，本發(fā)明的實(shí)施例還提供一種數(shù)據(jù)發(fā)送方法，包括：在發(fā)送端數(shù)據(jù)寫時(shí)鐘到來時(shí)，將第一處理器核心要發(fā)送的數(shù)據(jù)包寫入第一緩存區(qū)，所述第一緩存區(qū)為先進(jìn)先出緩存區(qū)；在發(fā)送端鏈路讀時(shí)鐘到來時(shí)，若所述第一緩存區(qū)非空，則從所述第一緩存區(qū)讀取所述數(shù)據(jù)包，并將所述數(shù)據(jù)包向第二處理器核心發(fā)送；若所述第一緩存區(qū)為空，則通過預(yù)先設(shè)置的虛擬包發(fā)生器生成虛擬包，并將所述虛擬包向所述第二處理器核心發(fā)送；其中，所述發(fā)送端數(shù)據(jù)寫時(shí)鐘的時(shí)鐘頻率低于所述發(fā)送端鏈路讀時(shí)鐘的時(shí)鐘頻率，所述第一處理器核心和所述第一緩存區(qū)位于第一晶粒，所述第二處理器核心位于第二晶粒。