[發明專利]一種RHPD-12T抗輻照SRAM存儲單元電路

在審

• 申請號: 201911355521.8
• 申請日: 2019-12-25
• 公開（公告）號: CN111128271A
• 公開（公告）日: 2020-05-08
• 發明（設計）人: 趙強;彭春雨;盧文娟;吳秀龍;藺智挺;陳軍寧
• 申請（專利權）人: 安徽大學
• 主分類號: G11C11/412
• 分類號: G11C11/412;G11C11/419;G11C11/418
• 代理公司: 北京凱特來知識產權代理有限公司 11260
• 代理人: 鄭立明;陳亮

本發明公開了一種RHPD?12T抗輻照SRAM存儲單元電路，包括十個NMOS晶體管和兩個PMOS晶體管，內圍節點由PMOS晶體管P1和P2交叉耦合，NMOS晶體管N3和N4作為下拉管；外圍節點由NMOS晶體管N5和N6交叉耦合，NMOS晶體管N1與N2作為上拉管；外圍存儲節點S0和S1通過控制NMOS晶體管N3和N4對內圍存儲節點Q和QB進行加固；內外圍的四個存儲節點Q、QB、S0、S1通過四個NMOS晶體管N7～N10連接到兩條位線BL和BLN，四個NMOS晶體管N7～N10的開啟由字線WL控制。該電路能夠在犧牲較小單元面積的情況下大幅度提高存儲單元的速度，降低存儲單元的功耗。

技術領域

本發明涉及集成電路設計技術領域，尤其涉及一種極性輻射加固設計(RadiationHardend by Polar Desigh，RHPD)-12T抗輻照SRAM存儲單元電路。

背景技術

隨著集成電路技術不斷演進，器件特征尺寸不斷縮小，單粒子效應(Single EventEffect，縮寫為SEE)對空間環境中電子芯片的運行構成了較大的威脅，這使得集成電路抗輻照加固技術的發展需求越來越迫切。單粒子翻轉(Single Event Upset，縮寫為SEU)是SEE的一種形式，它屬于軟錯誤，非破壞性的，當空間中重離子入射到半導體材料上時，會在器件材料中淀積大量的電子空穴對，這些過量電荷將被器件的電極收集，導致存儲器單元的數據發生錯誤進而使得電路節點的邏輯狀態發生異常改變，從而導致集成電路系統發生軟錯誤。

靜態隨機存取存儲器(Static Random Access Memory，縮寫為SRAM)由于每比特靈敏度較高，節點電容較低，同時SRAM陣列模塊在芯片中占據的面積最大，因此其在空間環境中受到SEE效應的影響概率最大，并且在深亞微米集成電路中，受電荷共享效應的影響，一次粒子入射會干擾更多的晶體管，進而增大了SRAM的軟錯誤率，而現有技術中缺乏有效的針對單粒子翻轉的解決方案。

發明內容

本發明的目的是提供一種RHPD-12T抗輻照SRAM存儲單元電路，該電路能夠在犧牲較小單元面積的情況下大幅度提高存儲單元的速度，降低存儲單元的功耗，并提高存儲單元抗單粒子翻轉SEU的能力。

本發明的目的是通過以下技術方案實現的：

一種RHPD-12T抗輻照SRAM存儲單元電路，所述電路包括十個NMOS晶體管和兩個PMOS晶體管，十個NMOS晶體管依次記為N1～N10，兩個PMOS晶體管依次記為P1～P2，其中：

內圍節點由PMOS晶體管P1和P2交叉耦合，NMOS晶體管N3和N4作為下拉管；

外圍節點由NMOS晶體管N5和N6交叉耦合，NMOS晶體管N1與N2作為上拉管；

外圍存儲節點S0和S1通過控制NMOS晶體管N3和N4對內圍存儲節點Q和QB進行加固；

外圍存儲節點S0和S1分別由NMOS晶體管N2、N6及N1、N5包圍，將該結構稱為極性加固結構；

內外圍的四個存儲節點Q、QB、S0、S1通過四個NMOS晶體管N7～N10連接到兩條位線BL和BLN，四個NMOS晶體管N7～N10的開啟由字線WL控制，其中：

所述四個NMOS晶體管N7～N10為四個傳輸晶體管，所述電路使用該四個傳輸晶體管進行讀寫，在寫入數據的過程中，兩條位線BL和BLN通過四個傳輸晶體管同時向內外圍的四個存儲節點Q、QB、S0、S1寫入數據，使得存儲節點更容易被寫入數據。

由上述本發明提供的技術方案可以看出，上述電路能夠在犧牲較小單元面積的情況下大幅度提高存儲單元的速度，降低存儲單元的功耗，并提高存儲單元抗單粒子翻轉SEU的能力。

附圖說明