[發(fā)明專利]基于漸進逼近架構(gòu)的n bit模數(shù)轉(zhuǎn)換器

在審

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• 申請日: 2019-12-24
• 公開（公告）號: CN110880937A
• 公開（公告）日: 2020-03-13
• 發(fā)明（設計）人: 郭建平;陸顥瓚
• 申請（專利權(quán)）人: 中山大學
• 主分類號: H03M1/46
• 分類號: H03M1/46
• 代理公司: 北京思創(chuàng)大成知識產(chǎn)權(quán)代理有限公司 11614
• 代理人: 張立君

本發(fā)明提供一種漸進逼近架構(gòu)的n bit模數(shù)轉(zhuǎn)換器，該模數(shù)轉(zhuǎn)換器包括i+1階sub?ADC、i階sub?DAC、采樣保持電路、時鐘管理電路、電源管理電路和輸出控制電路，其中i為任意正整數(shù)；輸入待測模擬信號經(jīng)過一個采樣保持電路后同時進入所有的sub?ADC，同時進行比較，每一階sub?ADC的參考電壓由上一階sub?DAC提供，而sub?ADC本身的數(shù)字信號輸出也傳輸給了本階sub?DAC，指導下一階sub?ADC和sub?DAC的參考電壓，通過逐階縮小參考電壓得到位權(quán)越低的輸出數(shù)值。模數(shù)轉(zhuǎn)換器本身沒有對待測模擬信號進行任何模擬運算，同時將與分辨率呈指數(shù)關系的大型電路拆分為多階小型電路，降低了電路的整體規(guī)模。

技術(shù)領域

本發(fā)明涉及集成電路領域，具體涉及一種漸進逼近架構(gòu)的n bit模數(shù)轉(zhuǎn)換器。

背景技術(shù)

模數(shù)轉(zhuǎn)換器作為一種非常重要的數(shù)據(jù)轉(zhuǎn)換器，負責將模擬信號轉(zhuǎn)換為數(shù)字信號，廣泛應用于電子、通信、醫(yī)療、物聯(lián)網(wǎng)等領域，尤其是大部分傳感器的輸出信號都要通過模數(shù)轉(zhuǎn)換器轉(zhuǎn)換后再進入后級數(shù)字系統(tǒng)進行進一步處理，因此在未來依然有著非常大的應用前景。

各國的科研和技術(shù)人員自上個世紀起設計了很多模數(shù)轉(zhuǎn)換器架構(gòu)，近年來隨著待測模擬信號的頻率越來越高，對模數(shù)轉(zhuǎn)換器的采樣率要求也越來越高，甚至出現(xiàn)了射頻ADC實現(xiàn)對射頻信號的直接轉(zhuǎn)換，這就需要ADC(Analogto Digital Converter)架構(gòu)在保持分辨率的同時盡可能適應更高的采樣速度。

現(xiàn)有高速模數(shù)轉(zhuǎn)換器的架構(gòu)中，F(xiàn)lash架構(gòu)使用的比較器數(shù)量與分辨率呈指數(shù)關系，較高分辨率的Flash模數(shù)轉(zhuǎn)換器電路規(guī)模將非常大，生產(chǎn)成本和功耗也將非常大；管線式架構(gòu)能有效降低電路的規(guī)模，不過在對待測模擬信號進行處理時對模擬量本身進行了模擬運算，運算過程產(chǎn)生的誤差將對最終輸出造成影響，且管線越長，誤差越大；折疊式架構(gòu)的缺點同管線式架構(gòu)，在處理待測模擬信號時對模擬信號進行了模擬運算。

發(fā)明內(nèi)容

本發(fā)明的目的在于：針對現(xiàn)有技術(shù)存在的問題，提供一種基于漸進逼近架構(gòu)的nbit模數(shù)轉(zhuǎn)換器，其輸入待測模擬信號經(jīng)過一個采樣保持電路后同時進入所有的sub-ADC(Analogto Digital Converter)，同時進行比較，每一階sub-ADC的參考電壓由上一階sub-DAC提供，而sub-ADC本身的數(shù)字信號輸出也傳輸給了本階sub-DAC，指導下一階sub-ADC和sub-DAC的參考電壓，通過逐階縮小參考電壓得到位權(quán)越低的輸出數(shù)值。模數(shù)轉(zhuǎn)換器本身沒有對待測模擬信號進行任何模擬運算，同時將與分辨率呈指數(shù)關系的大型電路拆分為多階小型電路，降低了電路的整體規(guī)模。

本發(fā)明的發(fā)明目的通過以下技術(shù)方案來實現(xiàn)：

一種漸進逼近架構(gòu)的n bit模數(shù)轉(zhuǎn)換器，該模數(shù)轉(zhuǎn)換器包括i+1階sub-ADC、i階sub-DAC、采樣保持電路、時鐘管理電路、電源管理電路和輸出控制電路，其中i為任意正整數(shù)；所述時鐘管理電路提供sub-ADC、sub-DAC、輸出控制電路和采樣保持電路的工作時序；所述電源管理電路提供整體的供電以及初始參考電壓；所述采樣保持電路對輸入待測模擬信號進行處理后直接送入所有的sub-ADC中，各階sub-ADC輸出的數(shù)字信號經(jīng)輸出控制電路整合后并行輸出；第k階sub-ADC轉(zhuǎn)換出的數(shù)字編碼指導第k階sub-DAC產(chǎn)生輸入模擬信號所在量化區(qū)間的上下限電壓，其中0<k<i-1；第k階sub-DAC產(chǎn)生的上下限電壓作為第k+1階sub-ADC和sub-DAC的參考電壓，指導第k+1階sub-ADC進行進一步量化，同時指導第k+1階sub-DAC提供第k+2階sub-ADC和sub-DAC的上下限電壓。

進一步的，所述模數(shù)轉(zhuǎn)換器的sub-ADC各階分辨率之和n。

進一步的，所述模數(shù)轉(zhuǎn)換器的sub-DAC各階分辨率與同階sub-ADC相同。

進一步的，所述sub-ADC架構(gòu)為Flash架構(gòu)。